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; Date: Wed Apr 15 23:06:44 2026
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; version: 2025.1 2025.1.0.14
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; Design: top
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; Family: PolarFire
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; Die: MPF300TS
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; Package: FCG1152
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;--------------------------------------------------------------------------------
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;--------------------------------------------------------------------------------
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; Note1: Unused pcbits going to the map file are taken from the placer headers
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; Don't reply on this section to get what's been programmed.
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; For now all pcbits are set to 0. Only the pcbits for seq are set to 111
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; Note2: The last entry in the register/port setting data is defining from where
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; the pcbit was set.
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; N : Not set. Assume default is 0. Will not go to the mask file
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; D : Default setting. Default coming from a data file
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; U : User design
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; O : Overriden using a DDF file
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;--------------------------------------------------------------------------------
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Section PA5GENMASK_OVERRIDE.
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; -------------------------------------
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; User Design.
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; -------------------------------------
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Module ICBMUXINGPC_SW_0 584 1 714 1 ICBMUXING .
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BANKCLK_BRIDGING "10'h0" N.
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BANKCLK_CCW_SOURCE_SEL "30'h18C6318C" D.
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BANKCLK_CW_SOURCE_SEL "30'h18C6318C" D.
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|
BANK_OUT_CCW_SEL "6'h3F" D.
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|
BANK_OUT_CW_SEL "6'h3F" D.
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|
CLKSTOP_SOURCE_SEL "60'h19" U.
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|
DYNEN "1'h1" D.
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|
DYNEN_SOFT_RESET "1'h1" D.
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NMUX_SEL "72'h4FFFFFFFFFFFFFFFFF" U.
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|
SOFT_RESET "1'h0" D.
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|
SOFT_RESET_PERIPH "1'h0" D.
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|
STOP_SEL "24'hFFFFFC" U.
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End_Module.
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Module ICBMUXINGPC_SE_0 1748 1 1809 2 ICBMUXING .
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BANKCLK_BRIDGING "10'h0" N.
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BANKCLK_CCW_SOURCE_SEL "30'h18C6318C" D.
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|
BANKCLK_CW_SOURCE_SEL "30'h18C6318C" D.
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|
BANK_OUT_CCW_SEL "6'h3F" D.
|
|
BANK_OUT_CW_SEL "6'h3F" D.
|
|
CLKSTOP_SOURCE_SEL "60'h6000" U.
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|
DYNEN "1'h1" D.
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|
DYNEN_SOFT_RESET "1'h1" D.
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|
NMUX_SEL "72'hFD0FFFFFFFFFFFFFFF" U.
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|
SOFT_RESET "1'h0" D.
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|
SOFT_RESET_PERIPH "1'h0" D.
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|
STOP_SEL "24'hFFFFCF" U.
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|
End_Module.
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Module PLL_SE_0 2460 5 2424 12 PLL .
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BW_INT_CTRL "2'h0" U.
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|
BW_PROP_CTRL "2'h3" U.
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|
BYPASS_CLK_SEL "4'h0" U.
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|
BYPASS_GO_EN_N "1'h1" U.
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|
BYPASS_OUT_DIVIDER "4'h0" U.
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|
BYPASS_PLL "4'h0" U.
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|
CDELAY0_EN "1'h0" U.
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|
CDELAY0_SEL "8'h0" U.
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CDMUX0_SEL "2'h0" U.
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|
CDMUX1_SEL "1'h1" U.
|
|
CDMUX2_SEL "1'h0" U.
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|
DESKEW_CAL_BYPASS "1'h0" U.
|
|
DESKEW_CAL_CNT "3'h6" U.
|
|
DESKEW_CAL_EN "1'h1" U.
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|
DIV0_RST_DELAY "3'h0" U.
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|
DIV0_VAL "7'hF" U.
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|
DIV1_RST_DELAY "3'h0" U.
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|
DIV1_VAL "7'h1" U.
|
|
DIV2_RST_DELAY "3'h0" U.
|
|
DIV2_VAL "7'h1" U.
|
|
DIV3_CLK_SEL "1'h0" U.
|
|
DIV3_RST_DELAY "3'h0" U.
|
|
DIV3_VAL "7'h1" U.
|
|
DRI_EN "1'h1" U.
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|
FB_CLK_SEL_0 "2'h0" U.
|
|
FB_CLK_SEL_1 "1'h0" U.
|
|
FB_FRAC_VAL "24'h0" U.
|
|
FB_INT_VAL "12'h60" U.
|
|
FF_REQUIRES_LOCK "1'h0" U.
|
|
FRAC_DAC_EN "1'h0" U.
|
|
FRAC_EN "1'h0" U.
|
|
FSE_N "1'h0" U.
|
|
IREF_EN "1'h1" U.
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|
IREF_TOGGLE "1'h0" U.
|
|
LOCK_CNT "4'h8" U.
|
|
OUT0_DIV_EN "1'h1" U.
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|
OUT0_PHASE_SEL "3'h0" U.
|
|
OUT1_DIV_EN "1'h0" U.
|
|
OUT1_PHASE_SEL "3'h0" U.
|
|
OUT2_DIV_EN "1'h0" U.
|
|
OUT2_PHASE_SEL "3'h0" U.
|
|
OUT3_DIV_EN "1'h0" U.
|
|
OUT3_PHASE_SEL "3'h0" U.
|
|
RESET_ON_LOCK "1'h1" U.
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|
RFDIV "6'h1" U.
|
|
RFDIV_EN "1'h1" U.
|
|
SOFTRESET "1'h0" U.
|
|
SOFT_LOAD_PHASE_N "1'h1" U.
|
|
SOFT_POWERDOWN_N "1'h1" U.
|
|
SOFT_REF_CLK_SEL "1'h0" U.
|
|
SSM_DIV_VAL "6'h1" U.
|
|
SSM_EN_N "1'h1" U.
|
|
SSM_EXT_WAVE_EN "2'h0" U.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" U.
|
|
SSM_MODULATION "5'h5" U.
|
|
SSM_RANDOM_EN "1'h0" U.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" U.
|
|
SSM_SPREAD_MODE "1'h0" U.
|
|
SYNC_REF_DIV_EN "1'h0" U.
|
|
SYNC_REF_DIV_EN_2 "1'h0" U.
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|
End_Module.
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|
Module CRNCOMMON_SE 2466 5 2436 18 CRNCOMMON .
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|
PC_CDMUX6_SEL "1'h0" D.
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|
PC_CIMUX_GEN0_SEL "4'h0" D.
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|
PC_CIMUX_GEN1_SEL "4'h0" D.
|
|
PC_CIMUX_GEN2_SEL "4'h0" D.
|
|
PC_CIMUX_GEN3_SEL "4'h0" D.
|
|
PC_CIMUX_GEN4_SEL "2'h0" D.
|
|
PC_CIMUX_GEN5_SEL "2'h0" D.
|
|
PC_CIMUX_REF0_SEL "4'h0" D.
|
|
PC_CIMUX_REF1_SEL "4'h0" D.
|
|
PC_CIMUX_REF2_SEL "4'h0" D.
|
|
PC_CIMUX_REF3_SEL "4'h0" D.
|
|
PC_CIMUX_REF4_SEL "4'h0" D.
|
|
PC_CIMUX_REF5_SEL "4'h0" D.
|
|
PC_CIMUX_REF6_SEL "4'h8" U.
|
|
PC_CIMUX_REF7_SEL "4'h0" D.
|
|
PC_CIMUX_REF8_SEL "4'h0" D.
|
|
PC_CIMUX_REF9_SEL "4'h0" D.
|
|
PC_COMUX0_SEL "4'h0" D.
|
|
PC_COMUX1_SEL "4'h0" D.
|
|
PC_COMUX2_SEL "4'h0" D.
|
|
PC_COMUX3_SEL "4'h0" D.
|
|
PC_COMUX4_SEL "4'h0" D.
|
|
PC_COMUX5_SEL "4'h0" D.
|
|
PC_COMUX6_SEL "4'h0" D.
|
|
PC_COMUX7_SEL "4'h0" D.
|
|
PC_CRNFDR_HORZ_EN "8'h1" U.
|
|
PC_CRNFR_VERT_EN "8'h0" D.
|
|
PC_DYN_EN "1'h1" D.
|
|
PC_SOFTRESET "1'h0" D.
|
|
PC_SRMUX0_SEL "3'h0" D.
|
|
PC_SRMUX1_SEL "3'h0" D.
|
|
End_Module.
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|
Module LANECTRL_W_0 11 63 10 246 LANECTRL .
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|
CDR_CLK_DIV "3'h0" U.
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|
CDR_CLK_SEL "12'h7" U.
|
|
CDR_EN "2'h0" U.
|
|
DIV_CLK_EN_SRC "2'h3" U.
|
|
DIV_CLK_SEL "2'h0" U.
|
|
DLL_CODE_SEL "2'h2" U.
|
|
DQS_MODE "3'h0" U.
|
|
DYN_ODT_MODE "1'h0" U.
|
|
FIFO_EN "1'h0" U.
|
|
FIFO_MODE "1'h0" U.
|
|
FIFO_RD_PTR_MODE "3'h0" U.
|
|
HS_IO_CLK_PAUSE_EN "1'h1" U.
|
|
HS_IO_CLK_SEL "9'h1F8" U.
|
|
QDR_EN "1'h0" U.
|
|
RANK_2_MODE "1'h0" U.
|
|
READ_MARGIN_TEST_EN "1'h1" U.
|
|
RESERVED_0 "1'h0" U.
|
|
RESERVED_1 "1'h0" U.
|
|
RESERVED_2 "1'h0" U.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h1" U.
|
|
RX_DQS_DELAY_LINE_EN "1'h1" U.
|
|
RX_DQS_DELAY_VAL "8'h9" U.
|
|
SOFTRESET "1'h0" U.
|
|
SOFTRESET_EN "1'h0" U.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h1" U.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" U.
|
|
TX_DQS_DELAY_VAL "8'h1" U.
|
|
WRITE_MARGIN_TEST_EN "1'h0" U.
|
|
End_Module.
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|
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|
Module ICBMUXINGPC_W_0 8 163 9 626 ICBMUXING .
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|
BANKCLK_BRIDGING "10'h0" N.
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|
BANKCLK_CCW_SOURCE_SEL "30'h19893239" U.
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|
BANKCLK_CW_SOURCE_SEL "30'h18C6318C" D.
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|
BANK_OUT_CCW_SEL "6'h3F" D.
|
|
BANK_OUT_CW_SEL "6'h3F" D.
|
|
CLKSTOP_SOURCE_SEL "60'h80" U.
|
|
DYNEN "1'h1" D.
|
|
DYNEN_SOFT_RESET "1'h1" D.
|
|
NMUX_SEL "72'hFFFFFF43FFFFFFFFFF" U.
|
|
SOFT_RESET "1'h0" D.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
STOP_SEL "24'hFFFFF3" U.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_5 11 201 10 786 LANECTRL .
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|
CDR_CLK_DIV "3'h5" U.
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|
CDR_CLK_SEL "12'h644" U.
|
|
CDR_EN "2'h2" U.
|
|
DIV_CLK_EN_SRC "2'h3" U.
|
|
DIV_CLK_SEL "2'h0" U.
|
|
DLL_CODE_SEL "2'h0" U.
|
|
DQS_MODE "3'h3" U.
|
|
DYN_ODT_MODE "1'h0" U.
|
|
FIFO_EN "1'h1" U.
|
|
FIFO_MODE "1'h0" U.
|
|
FIFO_RD_PTR_MODE "3'h3" U.
|
|
HS_IO_CLK_PAUSE_EN "1'h1" U.
|
|
HS_IO_CLK_SEL "9'h1FF" U.
|
|
QDR_EN "1'h0" U.
|
|
RANK_2_MODE "1'h0" U.
|
|
READ_MARGIN_TEST_EN "1'h1" U.
|
|
RESERVED_0 "1'h0" U.
|
|
RESERVED_1 "1'h0" U.
|
|
RESERVED_2 "1'h0" U.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h1" U.
|
|
RX_DQS_DELAY_LINE_EN "1'h1" U.
|
|
RX_DQS_DELAY_VAL "8'h10" U.
|
|
SOFTRESET "1'h0" U.
|
|
SOFTRESET_EN "1'h0" U.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h1" U.
|
|
TX_DQS_DELAY_LINE_EN "1'h1" U.
|
|
TX_DQS_DELAY_VAL "8'h1" U.
|
|
WRITE_MARGIN_TEST_EN "1'h0" U.
|
|
End_Module.
|
|
|
|
Module PLL_NW_0 0 377 18 1489 PLL .
|
|
BW_INT_CTRL "2'h0" U.
|
|
BW_PROP_CTRL "2'h1" U.
|
|
BYPASS_CLK_SEL "4'h0" U.
|
|
BYPASS_GO_EN_N "1'h1" U.
|
|
BYPASS_OUT_DIVIDER "4'h0" U.
|
|
BYPASS_PLL "4'h0" U.
|
|
CDELAY0_EN "1'h0" U.
|
|
CDELAY0_SEL "8'h0" U.
|
|
CDMUX0_SEL "2'h0" U.
|
|
CDMUX1_SEL "1'h1" U.
|
|
CDMUX2_SEL "1'h0" U.
|
|
DESKEW_CAL_BYPASS "1'h0" U.
|
|
DESKEW_CAL_CNT "3'h6" U.
|
|
DESKEW_CAL_EN "1'h1" U.
|
|
DIV0_RST_DELAY "3'h0" U.
|
|
DIV0_VAL "7'h2" U.
|
|
DIV1_RST_DELAY "3'h0" U.
|
|
DIV1_VAL "7'h2" U.
|
|
DIV2_RST_DELAY "3'h1" U.
|
|
DIV2_VAL "7'h2" U.
|
|
DIV3_CLK_SEL "1'h0" U.
|
|
DIV3_RST_DELAY "3'h1" U.
|
|
DIV3_VAL "7'h2" U.
|
|
DRI_EN "1'h1" U.
|
|
FB_CLK_SEL_0 "2'h0" U.
|
|
FB_CLK_SEL_1 "1'h0" U.
|
|
FB_FRAC_VAL "24'h0" U.
|
|
FB_INT_VAL "12'h28" U.
|
|
FF_REQUIRES_LOCK "1'h0" U.
|
|
FRAC_DAC_EN "1'h0" U.
|
|
FRAC_EN "1'h0" U.
|
|
FSE_N "1'h0" U.
|
|
IREF_EN "1'h1" U.
|
|
IREF_TOGGLE "1'h0" U.
|
|
LOCK_CNT "4'h8" U.
|
|
OUT0_DIV_EN "1'h1" U.
|
|
OUT0_PHASE_SEL "3'h0" U.
|
|
OUT1_DIV_EN "1'h1" U.
|
|
OUT1_PHASE_SEL "3'h4" U.
|
|
OUT2_DIV_EN "1'h1" U.
|
|
OUT2_PHASE_SEL "3'h0" U.
|
|
OUT3_DIV_EN "1'h1" U.
|
|
OUT3_PHASE_SEL "3'h4" U.
|
|
RESET_ON_LOCK "1'h1" U.
|
|
RFDIV "6'h1" U.
|
|
RFDIV_EN "1'h1" U.
|
|
SOFTRESET "1'h0" U.
|
|
SOFT_LOAD_PHASE_N "1'h1" U.
|
|
SOFT_POWERDOWN_N "1'h1" U.
|
|
SOFT_REF_CLK_SEL "1'h0" U.
|
|
SSM_DIV_VAL "6'h1" U.
|
|
SSM_EN_N "1'h1" U.
|
|
SSM_EXT_WAVE_EN "2'h0" U.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" U.
|
|
SSM_MODULATION "5'h5" U.
|
|
SSM_RANDOM_EN "1'h0" U.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" U.
|
|
SSM_SPREAD_MODE "1'h0" U.
|
|
SYNC_REF_DIV_EN "1'h0" U.
|
|
SYNC_REF_DIV_EN_2 "1'h0" U.
|
|
End_Module.
|
|
|
|
Module DLL_NW_0 2 377 3 1490 DLL .
|
|
ADJ_CODE "7'h0" U.
|
|
ADJ_DEL4 "7'h0" U.
|
|
ALU_UPDATE "2'h0" U.
|
|
DELAY_DIFF_RANGE "3'h0" U.
|
|
DIV_SEL "1'h0" U.
|
|
DRI_EN "1'h1" U.
|
|
FAST_RELOCK "1'h0" U.
|
|
FB_SEL "1'h1" U.
|
|
INIT_CODE "6'h0" U.
|
|
LOCK_HIGH "4'h0" U.
|
|
LOCK_LOW "4'h0" U.
|
|
LOCK_TOLERANCE "2'h0" U.
|
|
PHASE_CODE_SEL "3'h4" U.
|
|
POWERDOWN_EN "1'h0" U.
|
|
PRIMARY_CLK_SEL "2'h0" U.
|
|
PRIMARY_PHASE "2'h0" U.
|
|
REF_SEL "1'h0" U.
|
|
RESERVED_0 "1'h0" U.
|
|
RESET "1'h0" U.
|
|
SECONDARY_CLK_SEL "2'h0" U.
|
|
SECONDARY_FINE_PHASE "3'h4" U.
|
|
SECONDARY_PHASE "2'h0" U.
|
|
SET_ALU "8'h0" U.
|
|
SOFTRESET "1'h0" U.
|
|
SOFT_ALU_HOLD "1'h0" U.
|
|
SOFT_CODE_UPDATE "1'h1" U.
|
|
SOFT_LOCK_DBG "2'h0" U.
|
|
SOFT_LOCK_FRC "1'h0" U.
|
|
SOFT_MOVE_CODE "1'h0" U.
|
|
SOFT_PHASE_DIRECTION "1'h0" U.
|
|
SOFT_PHASE_LOAD "1'h0" U.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" U.
|
|
TEST_RING "1'h0" U.
|
|
End_Module.
|
|
|
|
Module CRNCOMMON_NW 6 377 30 1495 CRNCOMMON .
|
|
PC_CDMUX6_SEL "1'h0" D.
|
|
PC_CIMUX_GEN0_SEL "4'h0" D.
|
|
PC_CIMUX_GEN1_SEL "4'h0" D.
|
|
PC_CIMUX_GEN2_SEL "4'h0" D.
|
|
PC_CIMUX_GEN3_SEL "4'h0" D.
|
|
PC_CIMUX_GEN4_SEL "2'h0" D.
|
|
PC_CIMUX_GEN5_SEL "2'h0" D.
|
|
PC_CIMUX_REF0_SEL "4'h0" D.
|
|
PC_CIMUX_REF1_SEL "4'h8" U.
|
|
PC_CIMUX_REF2_SEL "4'h0" D.
|
|
PC_CIMUX_REF3_SEL "4'h0" D.
|
|
PC_CIMUX_REF4_SEL "4'h0" D.
|
|
PC_CIMUX_REF5_SEL "4'h0" D.
|
|
PC_CIMUX_REF6_SEL "4'h5" U.
|
|
PC_CIMUX_REF7_SEL "4'h0" D.
|
|
PC_CIMUX_REF8_SEL "4'h0" D.
|
|
PC_CIMUX_REF9_SEL "4'h0" D.
|
|
PC_COMUX0_SEL "4'h4" U.
|
|
PC_COMUX1_SEL "4'h3" U.
|
|
PC_COMUX2_SEL "4'h0" D.
|
|
PC_COMUX3_SEL "4'h0" D.
|
|
PC_COMUX4_SEL "4'h0" D.
|
|
PC_COMUX5_SEL "4'h0" D.
|
|
PC_COMUX6_SEL "4'h0" D.
|
|
PC_COMUX7_SEL "4'h0" D.
|
|
PC_CRNFDR_HORZ_EN "8'h0" D.
|
|
PC_CRNFR_VERT_EN "8'hC3" U.
|
|
PC_DYN_EN "1'h1" D.
|
|
PC_SOFTRESET "1'h0" D.
|
|
PC_SRMUX0_SEL "3'h0" D.
|
|
PC_SRMUX1_SEL "3'h0" D.
|
|
End_Module.
|
|
|
|
; -------------------------------------
|
|
; User Design. Overriden using DDF
|
|
; -------------------------------------
|
|
|
|
; -------------------------------------
|
|
; User Design. using ACT_MASK
|
|
; -------------------------------------
|
|
|
|
; -------------------------------------
|
|
; Unused modules. Overriden using DDF
|
|
; -------------------------------------
|
|
|
|
; -------------------------------------
|
|
; Unused modules. Default from DDF
|
|
; -------------------------------------
|
|
|
|
Module LANECTRL_S_0 71 0 58 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_1 215 0 202 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_2 803 0 778 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_3 947 0 922 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_4 1091 0 1066 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_5 1235 0 1210 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_6 1379 0 1354 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_7 1523 0 1498 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_8 1667 0 1642 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_9 1823 0 1786 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_10 1967 0 1930 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_11 2111 0 2074 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_12 2255 0 2218 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_S_13 2399 0 2362 6 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module VOLTAGEDETECT_G5C 507 1 398 7 VOLTAGEDETECT .
|
|
VDETECTOR_ENABLE_1P0 "1'h0" D.
|
|
VDETECTOR_ENABLE_1P8 "1'h0" D.
|
|
VDETECTOR_ENABLE_2P5 "1'h0" D.
|
|
End_Module.
|
|
|
|
Module CRYPTO_CRYPTO 360 2 350 2 CRYPTO .
|
|
CONTROL_USER_CLOCK_ENABLE "1'h0" D.
|
|
CONTROL_USER_CLOCK_SELECT "2'h0" D.
|
|
CONTROL_USER_DLL_ON "1'h0" D.
|
|
CONTROL_USER_GO "1'h0" N.
|
|
CONTROL_USER_PURGE "1'h0" N.
|
|
CONTROL_USER_RAMS_ON "1'h0" D.
|
|
CONTROL_USER_RESET "1'h0" D.
|
|
CONTROL_USER_RING_OSC_ON "1'h0" D.
|
|
CONTROL_USER_SCB_CONTROL "1'h1" D.
|
|
DLL_CTRL0_ALU_UPD "2'h0" N.
|
|
DLL_CTRL0_DIV_SEL "1'h0" N.
|
|
DLL_CTRL0_FB_SEL "1'h0" N.
|
|
DLL_CTRL0_LOCK_FLT "2'h0" N.
|
|
DLL_CTRL0_LOCK_FRC "1'h0" N.
|
|
DLL_CTRL0_LOCK_HIGH "4'h0" N.
|
|
DLL_CTRL0_LOCK_LOW "4'h0" N.
|
|
DLL_CTRL0_PHASE_P "2'h0" N.
|
|
DLL_CTRL0_PHASE_S "2'h0" N.
|
|
DLL_CTRL0_REF_SEL "1'h0" N.
|
|
DLL_CTRL0_SEL_P "2'h0" N.
|
|
DLL_CTRL0_SEL_S "2'h0" N.
|
|
DLL_CTRL1_ADJ_DEL4 "7'h0" N.
|
|
DLL_CTRL1_INIT_CODE "6'h0" N.
|
|
DLL_CTRL1_RELOCK_FAST "1'h0" N.
|
|
DLL_CTRL1_SET_ALU "8'h0" N.
|
|
DLL_CTRL1_TEST_RING "1'h0" N.
|
|
DLL_CTRL1_TEST_S "1'h0" N.
|
|
DLL_STAT0_PHASE_MOVE_CLK "1'h0" N.
|
|
DLL_STAT0_RESET "1'h0" N.
|
|
INTERRUPT_ENABLE_ALARM "1'h0" N.
|
|
INTERRUPT_ENABLE_BUSERROR "1'h0" N.
|
|
INTERRUPT_ENABLE_COMPLETE "1'h0" N.
|
|
MARGIN_RAM "3'h0" N.
|
|
MARGIN_ROM "3'h0" N.
|
|
SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module TVS_G5C 515 2 412 0 TVS .
|
|
SOFTRESET "1'h0" D.
|
|
TVS_CONTROL_ENABLE "4'h0" D.
|
|
TVS_CONTROL_POWEROFF "1'h1" D.
|
|
TVS_CONTROL_RATE "8'h0" D.
|
|
TVS_TRIGGER_HIGH "16'hFFFF" D.
|
|
TVS_TRIGGER_LOW "16'h0" D.
|
|
End_Module.
|
|
|
|
Module PLL_SW_0 0 5 15 13 PLL .
|
|
BW_INT_CTRL "2'h2" D.
|
|
BW_PROP_CTRL "2'h1" D.
|
|
BYPASS_CLK_SEL "4'h0" D.
|
|
BYPASS_GO_EN_N "1'h1" D.
|
|
BYPASS_OUT_DIVIDER "4'h0" D.
|
|
BYPASS_PLL "4'h0" D.
|
|
CDELAY0_EN "1'h0" D.
|
|
CDELAY0_SEL "8'h0" D.
|
|
CDMUX0_SEL "2'h0" D.
|
|
CDMUX1_SEL "1'h0" D.
|
|
CDMUX2_SEL "1'h0" D.
|
|
DESKEW_CAL_BYPASS "1'h0" D.
|
|
DESKEW_CAL_CNT "3'h0" D.
|
|
DESKEW_CAL_EN "1'h0" D.
|
|
DIV0_RST_DELAY "3'h0" D.
|
|
DIV0_VAL "7'h0" D.
|
|
DIV1_RST_DELAY "3'h0" D.
|
|
DIV1_VAL "7'h0" D.
|
|
DIV2_RST_DELAY "3'h0" D.
|
|
DIV2_VAL "7'h0" D.
|
|
DIV3_CLK_SEL "1'h0" D.
|
|
DIV3_RST_DELAY "3'h0" D.
|
|
DIV3_VAL "7'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FB_CLK_SEL_0 "2'h0" D.
|
|
FB_CLK_SEL_1 "1'h0" D.
|
|
FB_FRAC_VAL "24'h0" D.
|
|
FB_INT_VAL "12'h0" D.
|
|
FF_REQUIRES_LOCK "1'h0" D.
|
|
FRAC_DAC_EN "1'h0" D.
|
|
FRAC_EN "1'h0" D.
|
|
FSE_N "1'h0" D.
|
|
IREF_EN "1'h0" D.
|
|
IREF_TOGGLE "1'h0" D.
|
|
LOCK_CNT "4'h8" D.
|
|
OUT0_DIV_EN "1'h1" D.
|
|
OUT0_PHASE_SEL "3'h0" D.
|
|
OUT1_DIV_EN "1'h1" D.
|
|
OUT1_PHASE_SEL "3'h0" D.
|
|
OUT2_DIV_EN "1'h1" D.
|
|
OUT2_PHASE_SEL "3'h0" D.
|
|
OUT3_DIV_EN "1'h1" D.
|
|
OUT3_PHASE_SEL "3'h0" D.
|
|
RESET_ON_LOCK "1'h0" D.
|
|
RFDIV "6'h0" D.
|
|
RFDIV_EN "1'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_LOAD_PHASE_N "1'h1" D.
|
|
SOFT_POWERDOWN_N "1'h0" D.
|
|
SOFT_REF_CLK_SEL "1'h1" D.
|
|
SSM_DIV_VAL "6'h0" D.
|
|
SSM_EN_N "1'h0" D.
|
|
SSM_EXT_WAVE_EN "2'h0" D.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" D.
|
|
SSM_MODULATION "5'h0" D.
|
|
SSM_RANDOM_EN "1'h0" D.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" D.
|
|
SSM_SPREAD_MODE "1'h0" D.
|
|
SYNC_REF_DIV_EN "1'h1" D.
|
|
SYNC_REF_DIV_EN_2 "1'h0" D.
|
|
End_Module.
|
|
|
|
Module PLL_SW_1 1 5 9 12 PLL .
|
|
BW_INT_CTRL "2'h2" D.
|
|
BW_PROP_CTRL "2'h1" D.
|
|
BYPASS_CLK_SEL "4'h0" D.
|
|
BYPASS_GO_EN_N "1'h1" D.
|
|
BYPASS_OUT_DIVIDER "4'h0" D.
|
|
BYPASS_PLL "4'h0" D.
|
|
CDELAY0_EN "1'h0" D.
|
|
CDELAY0_SEL "8'h0" D.
|
|
CDMUX0_SEL "2'h0" D.
|
|
CDMUX1_SEL "1'h0" D.
|
|
CDMUX2_SEL "1'h0" D.
|
|
DESKEW_CAL_BYPASS "1'h0" D.
|
|
DESKEW_CAL_CNT "3'h0" D.
|
|
DESKEW_CAL_EN "1'h0" D.
|
|
DIV0_RST_DELAY "3'h0" D.
|
|
DIV0_VAL "7'h0" D.
|
|
DIV1_RST_DELAY "3'h0" D.
|
|
DIV1_VAL "7'h0" D.
|
|
DIV2_RST_DELAY "3'h0" D.
|
|
DIV2_VAL "7'h0" D.
|
|
DIV3_CLK_SEL "1'h0" D.
|
|
DIV3_RST_DELAY "3'h0" D.
|
|
DIV3_VAL "7'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FB_CLK_SEL_0 "2'h0" D.
|
|
FB_CLK_SEL_1 "1'h0" D.
|
|
FB_FRAC_VAL "24'h0" D.
|
|
FB_INT_VAL "12'h0" D.
|
|
FF_REQUIRES_LOCK "1'h0" D.
|
|
FRAC_DAC_EN "1'h0" D.
|
|
FRAC_EN "1'h0" D.
|
|
FSE_N "1'h0" D.
|
|
IREF_EN "1'h0" D.
|
|
IREF_TOGGLE "1'h0" D.
|
|
LOCK_CNT "4'h8" D.
|
|
OUT0_DIV_EN "1'h1" D.
|
|
OUT0_PHASE_SEL "3'h0" D.
|
|
OUT1_DIV_EN "1'h1" D.
|
|
OUT1_PHASE_SEL "3'h0" D.
|
|
OUT2_DIV_EN "1'h1" D.
|
|
OUT2_PHASE_SEL "3'h0" D.
|
|
OUT3_DIV_EN "1'h1" D.
|
|
OUT3_PHASE_SEL "3'h0" D.
|
|
RESET_ON_LOCK "1'h0" D.
|
|
RFDIV "6'h0" D.
|
|
RFDIV_EN "1'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_LOAD_PHASE_N "1'h1" D.
|
|
SOFT_POWERDOWN_N "1'h0" D.
|
|
SOFT_REF_CLK_SEL "1'h1" D.
|
|
SSM_DIV_VAL "6'h0" D.
|
|
SSM_EN_N "1'h0" D.
|
|
SSM_EXT_WAVE_EN "2'h0" D.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" D.
|
|
SSM_MODULATION "5'h0" D.
|
|
SSM_RANDOM_EN "1'h0" D.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" D.
|
|
SSM_SPREAD_MODE "1'h0" D.
|
|
SYNC_REF_DIV_EN "1'h1" D.
|
|
SYNC_REF_DIV_EN_2 "1'h0" D.
|
|
End_Module.
|
|
|
|
Module DLL_SW_0 2 5 28 12 DLL .
|
|
ADJ_CODE "7'h0" D.
|
|
ADJ_DEL4 "7'h0" D.
|
|
ALU_UPDATE "2'h0" D.
|
|
DELAY_DIFF_RANGE "3'h0" D.
|
|
DIV_SEL "1'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FAST_RELOCK "1'h0" D.
|
|
FB_SEL "1'h0" D.
|
|
INIT_CODE "6'h0" D.
|
|
LOCK_HIGH "4'h0" D.
|
|
LOCK_LOW "4'h0" D.
|
|
LOCK_TOLERANCE "2'h0" D.
|
|
PHASE_CODE_SEL "3'h0" D.
|
|
POWERDOWN_EN "1'h0" D.
|
|
PRIMARY_CLK_SEL "2'h0" D.
|
|
PRIMARY_PHASE "2'h0" D.
|
|
REF_SEL "1'h0" D.
|
|
RESERVED_0 "1'h0" D.
|
|
RESET "1'h0" D.
|
|
SECONDARY_CLK_SEL "2'h0" D.
|
|
SECONDARY_FINE_PHASE "3'h0" D.
|
|
SECONDARY_PHASE "2'h0" D.
|
|
SET_ALU "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_ALU_HOLD "1'h0" D.
|
|
SOFT_CODE_UPDATE "1'h0" D.
|
|
SOFT_LOCK_DBG "2'h0" D.
|
|
SOFT_LOCK_FRC "1'h0" D.
|
|
SOFT_MOVE_CODE "1'h0" D.
|
|
SOFT_PHASE_DIRECTION "1'h0" D.
|
|
SOFT_PHASE_LOAD "1'h0" D.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" D.
|
|
TEST_RING "1'h0" D.
|
|
End_Module.
|
|
|
|
Module DLL_SW_1 3 5 20 14 DLL .
|
|
ADJ_CODE "7'h0" D.
|
|
ADJ_DEL4 "7'h0" D.
|
|
ALU_UPDATE "2'h0" D.
|
|
DELAY_DIFF_RANGE "3'h0" D.
|
|
DIV_SEL "1'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FAST_RELOCK "1'h0" D.
|
|
FB_SEL "1'h0" D.
|
|
INIT_CODE "6'h0" D.
|
|
LOCK_HIGH "4'h0" D.
|
|
LOCK_LOW "4'h0" D.
|
|
LOCK_TOLERANCE "2'h0" D.
|
|
PHASE_CODE_SEL "3'h0" D.
|
|
POWERDOWN_EN "1'h0" D.
|
|
PRIMARY_CLK_SEL "2'h0" D.
|
|
PRIMARY_PHASE "2'h0" D.
|
|
REF_SEL "1'h0" D.
|
|
RESERVED_0 "1'h0" D.
|
|
RESET "1'h0" D.
|
|
SECONDARY_CLK_SEL "2'h0" D.
|
|
SECONDARY_FINE_PHASE "3'h0" D.
|
|
SECONDARY_PHASE "2'h0" D.
|
|
SET_ALU "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_ALU_HOLD "1'h0" D.
|
|
SOFT_CODE_UPDATE "1'h0" D.
|
|
SOFT_LOCK_DBG "2'h0" D.
|
|
SOFT_LOCK_FRC "1'h0" D.
|
|
SOFT_MOVE_CODE "1'h0" D.
|
|
SOFT_PHASE_DIRECTION "1'h0" D.
|
|
SOFT_PHASE_LOAD "1'h0" D.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" D.
|
|
TEST_RING "1'h0" D.
|
|
End_Module.
|
|
|
|
Module CRNCOMMON_SW 6 5 17 18 CRNCOMMON .
|
|
PC_CDMUX6_SEL "1'h0" D.
|
|
PC_CIMUX_GEN0_SEL "4'h0" D.
|
|
PC_CIMUX_GEN1_SEL "4'h0" D.
|
|
PC_CIMUX_GEN2_SEL "4'h0" D.
|
|
PC_CIMUX_GEN3_SEL "4'h0" D.
|
|
PC_CIMUX_GEN4_SEL "2'h0" D.
|
|
PC_CIMUX_GEN5_SEL "2'h0" D.
|
|
PC_CIMUX_REF0_SEL "4'h0" D.
|
|
PC_CIMUX_REF1_SEL "4'h0" D.
|
|
PC_CIMUX_REF2_SEL "4'h0" D.
|
|
PC_CIMUX_REF3_SEL "4'h0" D.
|
|
PC_CIMUX_REF4_SEL "4'h0" D.
|
|
PC_CIMUX_REF5_SEL "4'h0" D.
|
|
PC_CIMUX_REF6_SEL "4'h0" D.
|
|
PC_CIMUX_REF7_SEL "4'h0" D.
|
|
PC_CIMUX_REF8_SEL "4'h0" D.
|
|
PC_CIMUX_REF9_SEL "4'h0" D.
|
|
PC_COMUX0_SEL "4'h0" D.
|
|
PC_COMUX1_SEL "4'h0" D.
|
|
PC_COMUX2_SEL "4'h0" D.
|
|
PC_COMUX3_SEL "4'h0" D.
|
|
PC_COMUX4_SEL "4'h0" D.
|
|
PC_COMUX5_SEL "4'h0" D.
|
|
PC_COMUX6_SEL "4'h0" D.
|
|
PC_COMUX7_SEL "4'h0" D.
|
|
PC_CRNFDR_HORZ_EN "8'h0" D.
|
|
PC_CRNFR_VERT_EN "8'h0" D.
|
|
PC_DYN_EN "1'h1" D.
|
|
PC_SOFTRESET "1'h0" D.
|
|
PC_SRMUX0_SEL "3'h0" D.
|
|
PC_SRMUX1_SEL "3'h0" D.
|
|
End_Module.
|
|
|
|
Module VREFBANKDYNPC_SW_H 11 5 29 14 VREFBANKDYN .
|
|
PC_DYNEN "1'h1" D.
|
|
PC_DYNEN_VREFCTRL "1'h1" D.
|
|
End_Module.
|
|
|
|
Module PLL_SE_1 2461 5 2426 13 PLL .
|
|
BW_INT_CTRL "2'h2" D.
|
|
BW_PROP_CTRL "2'h1" D.
|
|
BYPASS_CLK_SEL "4'h0" D.
|
|
BYPASS_GO_EN_N "1'h1" D.
|
|
BYPASS_OUT_DIVIDER "4'h0" D.
|
|
BYPASS_PLL "4'h0" D.
|
|
CDELAY0_EN "1'h0" D.
|
|
CDELAY0_SEL "8'h0" D.
|
|
CDMUX0_SEL "2'h0" D.
|
|
CDMUX1_SEL "1'h0" D.
|
|
CDMUX2_SEL "1'h0" D.
|
|
DESKEW_CAL_BYPASS "1'h0" D.
|
|
DESKEW_CAL_CNT "3'h0" D.
|
|
DESKEW_CAL_EN "1'h0" D.
|
|
DIV0_RST_DELAY "3'h0" D.
|
|
DIV0_VAL "7'h0" D.
|
|
DIV1_RST_DELAY "3'h0" D.
|
|
DIV1_VAL "7'h0" D.
|
|
DIV2_RST_DELAY "3'h0" D.
|
|
DIV2_VAL "7'h0" D.
|
|
DIV3_CLK_SEL "1'h0" D.
|
|
DIV3_RST_DELAY "3'h0" D.
|
|
DIV3_VAL "7'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FB_CLK_SEL_0 "2'h0" D.
|
|
FB_CLK_SEL_1 "1'h0" D.
|
|
FB_FRAC_VAL "24'h0" D.
|
|
FB_INT_VAL "12'h0" D.
|
|
FF_REQUIRES_LOCK "1'h0" D.
|
|
FRAC_DAC_EN "1'h0" D.
|
|
FRAC_EN "1'h0" D.
|
|
FSE_N "1'h0" D.
|
|
IREF_EN "1'h0" D.
|
|
IREF_TOGGLE "1'h0" D.
|
|
LOCK_CNT "4'h8" D.
|
|
OUT0_DIV_EN "1'h1" D.
|
|
OUT0_PHASE_SEL "3'h0" D.
|
|
OUT1_DIV_EN "1'h1" D.
|
|
OUT1_PHASE_SEL "3'h0" D.
|
|
OUT2_DIV_EN "1'h1" D.
|
|
OUT2_PHASE_SEL "3'h0" D.
|
|
OUT3_DIV_EN "1'h1" D.
|
|
OUT3_PHASE_SEL "3'h0" D.
|
|
RESET_ON_LOCK "1'h0" D.
|
|
RFDIV "6'h0" D.
|
|
RFDIV_EN "1'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_LOAD_PHASE_N "1'h1" D.
|
|
SOFT_POWERDOWN_N "1'h0" D.
|
|
SOFT_REF_CLK_SEL "1'h1" D.
|
|
SSM_DIV_VAL "6'h0" D.
|
|
SSM_EN_N "1'h0" D.
|
|
SSM_EXT_WAVE_EN "2'h0" D.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" D.
|
|
SSM_MODULATION "5'h0" D.
|
|
SSM_RANDOM_EN "1'h0" D.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" D.
|
|
SSM_SPREAD_MODE "1'h0" D.
|
|
SYNC_REF_DIV_EN "1'h1" D.
|
|
SYNC_REF_DIV_EN_2 "1'h0" D.
|
|
End_Module.
|
|
|
|
Module DLL_SE_0 2462 5 2412 13 DLL .
|
|
ADJ_CODE "7'h0" D.
|
|
ADJ_DEL4 "7'h0" D.
|
|
ALU_UPDATE "2'h0" D.
|
|
DELAY_DIFF_RANGE "3'h0" D.
|
|
DIV_SEL "1'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FAST_RELOCK "1'h0" D.
|
|
FB_SEL "1'h0" D.
|
|
INIT_CODE "6'h0" D.
|
|
LOCK_HIGH "4'h0" D.
|
|
LOCK_LOW "4'h0" D.
|
|
LOCK_TOLERANCE "2'h0" D.
|
|
PHASE_CODE_SEL "3'h0" D.
|
|
POWERDOWN_EN "1'h0" D.
|
|
PRIMARY_CLK_SEL "2'h0" D.
|
|
PRIMARY_PHASE "2'h0" D.
|
|
REF_SEL "1'h0" D.
|
|
RESERVED_0 "1'h0" D.
|
|
RESET "1'h0" D.
|
|
SECONDARY_CLK_SEL "2'h0" D.
|
|
SECONDARY_FINE_PHASE "3'h0" D.
|
|
SECONDARY_PHASE "2'h0" D.
|
|
SET_ALU "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_ALU_HOLD "1'h0" D.
|
|
SOFT_CODE_UPDATE "1'h0" D.
|
|
SOFT_LOCK_DBG "2'h0" D.
|
|
SOFT_LOCK_FRC "1'h0" D.
|
|
SOFT_MOVE_CODE "1'h0" D.
|
|
SOFT_PHASE_DIRECTION "1'h0" D.
|
|
SOFT_PHASE_LOAD "1'h0" D.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" D.
|
|
TEST_RING "1'h0" D.
|
|
End_Module.
|
|
|
|
Module DLL_SE_1 2463 5 2416 13 DLL .
|
|
ADJ_CODE "7'h0" D.
|
|
ADJ_DEL4 "7'h0" D.
|
|
ALU_UPDATE "2'h0" D.
|
|
DELAY_DIFF_RANGE "3'h0" D.
|
|
DIV_SEL "1'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FAST_RELOCK "1'h0" D.
|
|
FB_SEL "1'h0" D.
|
|
INIT_CODE "6'h0" D.
|
|
LOCK_HIGH "4'h0" D.
|
|
LOCK_LOW "4'h0" D.
|
|
LOCK_TOLERANCE "2'h0" D.
|
|
PHASE_CODE_SEL "3'h0" D.
|
|
POWERDOWN_EN "1'h0" D.
|
|
PRIMARY_CLK_SEL "2'h0" D.
|
|
PRIMARY_PHASE "2'h0" D.
|
|
REF_SEL "1'h0" D.
|
|
RESERVED_0 "1'h0" D.
|
|
RESET "1'h0" D.
|
|
SECONDARY_CLK_SEL "2'h0" D.
|
|
SECONDARY_FINE_PHASE "3'h0" D.
|
|
SECONDARY_PHASE "2'h0" D.
|
|
SET_ALU "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_ALU_HOLD "1'h0" D.
|
|
SOFT_CODE_UPDATE "1'h0" D.
|
|
SOFT_LOCK_DBG "2'h0" D.
|
|
SOFT_LOCK_FRC "1'h0" D.
|
|
SOFT_MOVE_CODE "1'h0" D.
|
|
SOFT_PHASE_DIRECTION "1'h0" D.
|
|
SOFT_PHASE_LOAD "1'h0" D.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" D.
|
|
TEST_RING "1'h0" D.
|
|
End_Module.
|
|
|
|
Module GPSSCOMMON_GPSS3_0 2460 11 2443 91 GPSSCOMMON .
|
|
GPSSMAIN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_0_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_1_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_2_SEL "5'h0" D.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_X "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_Y "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_MODE "3'h0" N.
|
|
PCSCMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PMA_CMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS3_0 2460 17 2439 97 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module REFIO_EXTPLL35_0 2466 17 2441 31 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module TXPLL_EXTPLL35_0 2460 20 2440 26 TXPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h0" N.
|
|
CTRL_FBDIV_SEL "1'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module QUADPLL_GPSS3_I 2466 20 2437 218 QUADPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h1" D.
|
|
CTRL_FBDIV_SEL "2'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS3_1 2460 44 2437 109 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS3_2 2461 44 2440 206 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS3_3 2460 71 2437 216 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module REFIO_GPSS3_TX_I 2466 71 2442 259 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_1 11 90 10 354 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module GPSSCOMMON_GPSS1_0 2460 92 2443 415 GPSSCOMMON .
|
|
GPSSMAIN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_0_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_1_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_2_SEL "5'h0" D.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_X "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_Y "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_MODE "3'h0" N.
|
|
PCSCMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PMA_CMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS1_0 2460 98 2439 421 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module REFIO_EXTPLL13_0 2466 98 2441 355 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module TXPLL_EXTPLL13_0 2460 101 2440 350 TXPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h0" N.
|
|
CTRL_FBDIV_SEL "1'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module QUADPLL_GPSS1_I 2466 101 2437 542 QUADPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h1" D.
|
|
CTRL_FBDIV_SEL "2'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_2 11 117 10 462 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS1_1 2460 125 2437 433 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS1_2 2461 125 2440 530 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_3 11 144 10 570 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS1_3 2460 152 2437 540 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module REFIO_GPSS1_TX_I 2466 152 2442 583 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module REFIO_EXTPLL01_0 2467 152 2438 618 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module TXPLL_EXTPLL01_0 2460 155 2439 613 TXPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h0" N.
|
|
CTRL_FBDIV_SEL "1'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module ICBMUXINGPC_E_0 2468 163 2436 649 ICBMUXING .
|
|
BANKCLK_BRIDGING "10'h0" N.
|
|
BANKCLK_CCW_SOURCE_SEL "30'h18C6318C" D.
|
|
BANKCLK_CW_SOURCE_SEL "30'h18C6318C" D.
|
|
BANK_OUT_CCW_SEL "6'h3F" D.
|
|
BANK_OUT_CW_SEL "6'h3F" D.
|
|
CLKSTOP_SOURCE_SEL "60'h0" D.
|
|
DYNEN "1'h1" D.
|
|
DYNEN_SOFT_RESET "1'h1" D.
|
|
NMUX_SEL "72'hffffffffffffffffff" D.
|
|
SOFT_RESET "1'h0" D.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
STOP_SEL "24'hffffff" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_4 11 174 10 678 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module PCIE_PCIESS_0 2460 200 2440 883 PCIE .
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_IMPL "1'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_OVERRIDE_EN "1'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_SIZE "6'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_TRSL_ADDR_L "20'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG1_AXI_SLAVE_PCIE_ATR_TRSL_ADDR_U "32'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG2_AXI_SLAVE_PCIE_ATR_TRSF_PARAM "12'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG2_AXI_SLAVE_PCIE_ATR_TRSL_ID "4'h0" N.
|
|
CLOCK_CONTROL_TL_CLOCK_FREQ "10'h0" N.
|
|
DEV_CONTROL_ENABLE_NULLIFY_TLP_ON_TXBUF_ECC_ERR "1'h0" N.
|
|
DEV_CONTROL_LANE_REVERSAL_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_LINK_SPEED_5GBPS_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_LINK_WIDTH_X2_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_LINK_WIDTH_X4_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_ROOT_PORT_NEP "1'h0" N.
|
|
DEV_CONTROL_USE_RXELECIDLE_TO_DETECT_ELECIDLE_ENTRY "1'h0" N.
|
|
MAIN_CLK_CTRL_AXI_CLKENA "1'h0" D.
|
|
MAIN_INT_PIPE_CLK_CTRL_PCLK_SEL "3'h6" D.
|
|
MAIN_OVRLY_AXI_IFC_MODE "2'h0" D.
|
|
PCICONF_PCI_IDS_31_0_PCI_DEVICE_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_31_0_PCI_VENDOR_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_63_32_PCI_CLASS_CODE "24'h0" N.
|
|
PCICONF_PCI_IDS_63_32_PCI_REVISION_ID "8'h0" N.
|
|
PCICONF_PCI_IDS_95_64_PCI_SUBSYSTEM_DEVICE_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_95_64_PCI_SUBSYSTEM_VENDOR_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_OVERRIDE_PCICONF_OVERRIDE_EN "1'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_IMPL "1'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_OVERRIDE_EN "1'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_SIZE "6'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_TRSL_ADDR_L "20'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG1_PCIE_AXI_MASTER_ATR_TRSL_ADDR_U "32'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG2_PCIE_AXI_MASTER_ATR_TRSF_PARAM "12'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG2_PCIE_AXI_MASTER_ATR_TRSL_ID "4'h0" N.
|
|
PCIE_BAR_01_PEX_BAR01_OVERRIDE_EN "1'h0" N.
|
|
PCIE_BAR_01_PEX_BAR0_CTRL "4'h0" N.
|
|
PCIE_BAR_01_PEX_BAR0_SIZE "5'h0" N.
|
|
PCIE_BAR_01_PEX_BAR1_CTRL "4'h0" N.
|
|
PCIE_BAR_01_PEX_BAR1_SIZE "5'h0" N.
|
|
PCIE_BAR_23_PEX_BAR23_OVERRIDE_EN "1'h0" N.
|
|
PCIE_BAR_23_PEX_BAR2_CTRL "4'h0" N.
|
|
PCIE_BAR_23_PEX_BAR2_SIZE "5'h0" N.
|
|
PCIE_BAR_23_PEX_BAR3_CTRL "4'h0" N.
|
|
PCIE_BAR_23_PEX_BAR3_SIZE "5'h0" N.
|
|
PCIE_BAR_45_PEX_BAR45_OVERRIDE_EN "1'h0" N.
|
|
PCIE_BAR_45_PEX_BAR4_CTRL "4'h0" N.
|
|
PCIE_BAR_45_PEX_BAR4_SIZE "5'h0" N.
|
|
PCIE_BAR_45_PEX_BAR5_CTRL "4'h0" N.
|
|
PCIE_BAR_45_PEX_BAR5_SIZE "5'h0" N.
|
|
PCIE_BAR_WIN_PEX_BAR_WIN_CTRL "4'h0" N.
|
|
PCIE_BAR_WIN_PEX_BAR_WIN_OVERRIDE_EN "1'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L0S_ACC_LATENCY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L0S_ENTRY_DELAY "5'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L0S_EXIT_DELAY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L1_ACC_LATENCY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L1_ENTRY_DELAY "5'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L1_EXIT_DELAY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_PEX_DEV_LINK_SPC2_OVERRIDE_EN "1'h0" N.
|
|
PCIE_PEX_SPC_PCIE_DE_EMPH_LVL "1'h0" N.
|
|
PCIE_PEX_SPC_PCIE_SLOT_CLK_CONF "1'h0" N.
|
|
PCIE_PEX_SPC_PEX_SPC_OVERRIDE_EN "1'h0" N.
|
|
SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_6 11 228 10 894 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module PCIESSCOMMON_PCIESS_0 2466 230 2445 937 PCIESSCOMMON .
|
|
MAIN_DLL_CTRL0_ALU_UPD "2'h0" N.
|
|
MAIN_DLL_CTRL0_DIV_SEL "1'h0" N.
|
|
MAIN_DLL_CTRL0_FB_SEL "1'h0" N.
|
|
MAIN_DLL_CTRL0_LOCK_FLT "2'h0" N.
|
|
MAIN_DLL_CTRL0_LOCK_FRC "1'h0" N.
|
|
MAIN_DLL_CTRL0_LOCK_HIGH "4'h0" N.
|
|
MAIN_DLL_CTRL0_LOCK_LOW "4'h0" N.
|
|
MAIN_DLL_CTRL0_PHASE_P "2'h0" N.
|
|
MAIN_DLL_CTRL0_PHASE_S "2'h0" N.
|
|
MAIN_DLL_CTRL0_REF_SEL "1'h0" N.
|
|
MAIN_DLL_CTRL0_SEL_P "2'h0" N.
|
|
MAIN_DLL_CTRL0_SEL_S "2'h0" N.
|
|
MAIN_DLL_CTRL1_ADJ_DEL4 "7'h0" N.
|
|
MAIN_DLL_CTRL1_INIT_CODE "6'h0" N.
|
|
MAIN_DLL_CTRL1_RELOCK_FAST "1'h0" N.
|
|
MAIN_DLL_CTRL1_SET_ALU "8'h0" N.
|
|
MAIN_DLL_CTRL1_TEST_RING "1'h0" D.
|
|
MAIN_DLL_CTRL1_TEST_S "1'h0" D.
|
|
MAIN_DLL_STAT0_PHASE_MOVE_CLK "1'h0" N.
|
|
MAIN_DLL_STAT0_RESET "1'h1" D.
|
|
MAIN_EXT_PIPE_CLK_CTRL_PCLK_EXT_LN0_SEL "1'h0" N.
|
|
MAIN_EXT_PIPE_CLK_CTRL_PCLK_EXT_LN1_SEL "1'h0" N.
|
|
MAIN_EXT_PIPE_CLK_CTRL_PCLK_EXT_LN2_SEL "1'h0" N.
|
|
MAIN_EXT_PIPE_CLK_CTRL_PCLK_EXT_LN3_SEL "1'h0" N.
|
|
MAIN_INT_PIPE_CLK_CTRL_PCLK_INT_LN0_SEL "2'h2" D.
|
|
MAIN_INT_PIPE_CLK_CTRL_PCLK_INT_LN1_SEL "2'h2" D.
|
|
MAIN_INT_PIPE_CLK_CTRL_PCLK_INT_LN2_SEL "1'h1" D.
|
|
MAIN_INT_PIPE_CLK_CTRL_PCLK_INT_LN3_SEL "1'h1" D.
|
|
MAIN_MAJOR_PCIE_USAGE_MODE "4'hA" D.
|
|
MAIN_QMUX_R0_PCIE_DBG_SEL "3'h0" N.
|
|
MAIN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_0_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_1_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_2_SEL "5'h0" D.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_X "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_Y "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_MODE "3'h0" N.
|
|
PCSCMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PMA_CMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_PCIESS_1 2460 236 2445 901 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANE_PCIESS_0 2461 236 2445 902 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANE_PCIESS_2 2462 236 2428 949 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANE_PCIESS_3 2463 236 2427 950 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module REFIO_PCIESS_TX_0 2466 236 2418 883 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module REFIO_PCIESS_TX_1 2467 236 2444 954 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module REFIO_PCIESS_TX_I 2468 236 2428 955 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module TXPLL_PCIESS_0 2460 239 2444 902 TXPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h0" N.
|
|
CTRL_FBDIV_SEL "1'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module TXPLL_PCIESS_1 2461 239 2428 950 TXPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h0" N.
|
|
CTRL_FBDIV_SEL "1'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module QUADPLL_PCIESS_I 2466 239 2442 950 QUADPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h1" D.
|
|
CTRL_FBDIV_SEL "2'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
End_Module.
|
|
|
|
Module PCIE_PCIESS_1 2460 254 2440 966 PCIE .
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_IMPL "1'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_OVERRIDE_EN "1'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_SIZE "6'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG0_AXI_SLAVE_PCIE_ATR_TRSL_ADDR_L "20'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG1_AXI_SLAVE_PCIE_ATR_TRSL_ADDR_U "32'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG2_AXI_SLAVE_PCIE_ATR_TRSF_PARAM "12'h0" N.
|
|
AXI_SLAVE_PCIE_ATR_CFG2_AXI_SLAVE_PCIE_ATR_TRSL_ID "4'h0" N.
|
|
CLOCK_CONTROL_TL_CLOCK_FREQ "10'h0" N.
|
|
DEV_CONTROL_ENABLE_NULLIFY_TLP_ON_TXBUF_ECC_ERR "1'h0" N.
|
|
DEV_CONTROL_LANE_REVERSAL_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_LINK_SPEED_5GBPS_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_LINK_WIDTH_X2_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_LINK_WIDTH_X4_SUPPORT "1'h0" N.
|
|
DEV_CONTROL_ROOT_PORT_NEP "1'h0" N.
|
|
DEV_CONTROL_USE_RXELECIDLE_TO_DETECT_ELECIDLE_ENTRY "1'h0" N.
|
|
MAIN_CLK_CTRL_AXI_CLKENA "1'h0" D.
|
|
MAIN_INT_PIPE_CLK_CTRL_PCLK_SEL "3'h6" D.
|
|
MAIN_OVRLY_AXI_IFC_MODE "2'h0" D.
|
|
PCICONF_PCI_IDS_31_0_PCI_DEVICE_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_31_0_PCI_VENDOR_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_63_32_PCI_CLASS_CODE "24'h0" N.
|
|
PCICONF_PCI_IDS_63_32_PCI_REVISION_ID "8'h0" N.
|
|
PCICONF_PCI_IDS_95_64_PCI_SUBSYSTEM_DEVICE_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_95_64_PCI_SUBSYSTEM_VENDOR_ID "16'h0" N.
|
|
PCICONF_PCI_IDS_OVERRIDE_PCICONF_OVERRIDE_EN "1'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_IMPL "1'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_OVERRIDE_EN "1'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_SIZE "6'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG0_PCIE_AXI_MASTER_ATR_TRSL_ADDR_L "20'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG1_PCIE_AXI_MASTER_ATR_TRSL_ADDR_U "32'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG2_PCIE_AXI_MASTER_ATR_TRSF_PARAM "12'h0" N.
|
|
PCIE_AXI_MASTER_ATR_CFG2_PCIE_AXI_MASTER_ATR_TRSL_ID "4'h0" N.
|
|
PCIE_BAR_01_PEX_BAR01_OVERRIDE_EN "1'h0" N.
|
|
PCIE_BAR_01_PEX_BAR0_CTRL "4'h0" N.
|
|
PCIE_BAR_01_PEX_BAR0_SIZE "5'h0" N.
|
|
PCIE_BAR_01_PEX_BAR1_CTRL "4'h0" N.
|
|
PCIE_BAR_01_PEX_BAR1_SIZE "5'h0" N.
|
|
PCIE_BAR_23_PEX_BAR23_OVERRIDE_EN "1'h0" N.
|
|
PCIE_BAR_23_PEX_BAR2_CTRL "4'h0" N.
|
|
PCIE_BAR_23_PEX_BAR2_SIZE "5'h0" N.
|
|
PCIE_BAR_23_PEX_BAR3_CTRL "4'h0" N.
|
|
PCIE_BAR_23_PEX_BAR3_SIZE "5'h0" N.
|
|
PCIE_BAR_45_PEX_BAR45_OVERRIDE_EN "1'h0" N.
|
|
PCIE_BAR_45_PEX_BAR4_CTRL "4'h0" N.
|
|
PCIE_BAR_45_PEX_BAR4_SIZE "5'h0" N.
|
|
PCIE_BAR_45_PEX_BAR5_CTRL "4'h0" N.
|
|
PCIE_BAR_45_PEX_BAR5_SIZE "5'h0" N.
|
|
PCIE_BAR_WIN_PEX_BAR_WIN_CTRL "4'h0" N.
|
|
PCIE_BAR_WIN_PEX_BAR_WIN_OVERRIDE_EN "1'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L0S_ACC_LATENCY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L0S_ENTRY_DELAY "5'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L0S_EXIT_DELAY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L1_ACC_LATENCY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L1_ENTRY_DELAY "5'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_L1_EXIT_DELAY "3'h0" N.
|
|
PCIE_PEX_DEV_LINK_SPC2_PEX_DEV_LINK_SPC2_OVERRIDE_EN "1'h0" N.
|
|
PCIE_PEX_SPC_PCIE_DE_EMPH_LVL "1'h0" N.
|
|
PCIE_PEX_SPC_PCIE_SLOT_CLK_CONF "1'h0" N.
|
|
PCIE_PEX_SPC_PEX_SPC_OVERRIDE_EN "1'h0" N.
|
|
SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_7 11 255 10 1002 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_8 11 282 10 1110 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_9 11 309 10 1218 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module GPSSCOMMON_GPSS2_0 2460 311 2443 1279 GPSSCOMMON .
|
|
GPSSMAIN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_0_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_1_SEL "5'h0" D.
|
|
PCSCMN_GSSCLK_CTRL_MCLK_GSSCLK_2_SEL "5'h0" D.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_X "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_LANE_Y "2'h0" N.
|
|
PCSCMN_QDBG_R0_PCS_DBG_MODE "3'h0" N.
|
|
PCSCMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
PMA_CMN_SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS2_0 2460 317 2439 1285 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module REFIO_EXTPLL02_0 2466 317 2441 1219 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module TXPLL_EXTPLL02_0 2460 320 2440 1214 TXPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h0" N.
|
|
CTRL_FBDIV_SEL "1'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module QUADPLL_GPSS2_I 2466 320 2437 1406 QUADPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h1" D.
|
|
CTRL_FBDIV_SEL "2'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_10 11 336 10 1326 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS2_1 2460 344 2437 1297 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS2_2 2461 344 2440 1394 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_W_11 11 363 10 1434 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANE_GPSS2_3 2460 371 2437 1404 LANE .
|
|
PCS_L64_R0_L64_CFG_BER_MON_EN "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_8B_MODE "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_DISPARITY "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_GEARBOX "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_BYPASS_SCRAMBLER "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_64B67B "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C49 "1'h0" N.
|
|
PCS_L64_R0_L64_CFG_GRBX_SM_C82 "1'h0" N.
|
|
PCS_L8_R0_L8_GEARMODE "2'h0" N.
|
|
PCS_LCLK_R0_LCLK_EPCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_EPCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_RX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_PCS_TX_CLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_PIPE "1'h0" N.
|
|
PCS_LCLK_R0_LCLK_RXFWF_WCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_RCLK_SEL "2'h0" D.
|
|
PCS_LCLK_R0_LCLK_TXFWF_TMG_MODE "1'h0" N.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_RX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_64B6XB_TX_CLK_DIV2 "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_8B10B_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RXFWF_WCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_RX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TXFWF_RCLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_NATIVE_TX_CLK "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_LCL "1'h0" D.
|
|
PCS_LCLK_R1_LCLK_ENA_PIPE_OUT "1'h0" D.
|
|
PCS_LFWF_R0_RXFWF_RATIO "2'h0" N.
|
|
PCS_LFWF_R0_TXFWF_RATIO "2'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_IN_WIDTH "3'h0" N.
|
|
PCS_LNTV_R0_LNTV_RX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_GEAR "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_MODE "1'h0" N.
|
|
PCS_LNTV_R0_LNTV_TX_OUT_WIDTH "3'h0" N.
|
|
PCS_LOVR_R0_FAB_IFC_MODE "4'h0" D.
|
|
PCS_LOVR_R0_PCSPMA_IFC_MODE "4'h0" D.
|
|
PCS_LPIP_R0_PIPEENABLE "1'h0" D.
|
|
PCS_LPIP_R0_PIPEMODE "1'h0" N.
|
|
PCS_LPIP_R0_PIPE_PCIE_HC "1'h0" D.
|
|
PCS_PMA_CTRL_R0_FAB_EPCS_PMA_RESET_B_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_FLASH_FREEZE_P2_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P0S_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P1_EN "1'h0" N.
|
|
PCS_PMA_CTRL_R0_PIPE_P2_EN "1'h0" N.
|
|
PCS_SOFT_RESET_PERIPH "1'h1" D.
|
|
PMA_DES_CDR_CTRL_3_CST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_CST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST1_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RST2_CDR "2'h0" N.
|
|
PMA_DES_CDR_CTRL_3_RXDRV_CDR "2'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKDIVEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DATALOCKEN "1'h0" N.
|
|
PMA_DES_CLK_CTRL_DESMODE "3'h0" N.
|
|
PMA_DES_CLK_CTRL_RXREFCLK_SEL "3'h7" D.
|
|
PMA_DES_DFEEM_CTRL_3_CST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_CST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST1_DFEEM "2'h0" N.
|
|
PMA_DES_DFEEM_CTRL_3_RST2_DFEEM "2'h0" N.
|
|
PMA_DES_DFE_CTRL_2_CTLEEN_DFE "1'h0" N.
|
|
PMA_DES_DFE_CTRL_2_RXDRV_DFE "2'h0" N.
|
|
PMA_DES_EM_CTRL_2_CTLEEN_EM "1'h0" N.
|
|
PMA_DES_EM_CTRL_2_RXDRV_EM "2'h0" N.
|
|
PMA_DES_IN_TERM_ACCOUPLE_RXVCM_EN "1'h0" D.
|
|
PMA_DES_IN_TERM_RXRTRIM "4'h0" N.
|
|
PMA_DES_IN_TERM_RXRTRIM_SEL "2'h0" N.
|
|
PMA_DES_IN_TERM_RXTEN "1'h1" D.
|
|
PMA_DES_PKDET_RXPKDETEN "1'h0" D.
|
|
PMA_DES_PKDET_RXPKDETRANGE "1'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_HIGH_THRESHOLD "3'h0" N.
|
|
PMA_DES_PKDET_RXPKDET_LOW_THRESHOLD "3'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_FDET_SAMPLE_PERIODS "5'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_MODE "1'h0" N.
|
|
PMA_DES_RTL_LOCK_CTRL_LOCK_OVERRIDE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_CDR_GAIN "1'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_FBDIV "8'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_RANGE "2'h0" N.
|
|
PMA_DES_RXPLL_DIV_RXPLL_REFDIV "5'h0" N.
|
|
PMA_DES_TEST_BUS_RXATESTEN "1'h0" D.
|
|
PMA_SERDES_RTL_CTRL_RX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SERDES_RTL_CTRL_TX_HALF_RATE10BIT "1'h0" N.
|
|
PMA_SER_CLK_CTRL_SERMODE "3'h0" N.
|
|
PMA_SER_CLK_CTRL_TXBITCLKSEL "1'h0" D.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIV "2'h0" N.
|
|
PMA_SER_CLK_CTRL_TXPOSTDIVEN "1'h0" N.
|
|
PMA_SER_CTRL_TXVBGREF_SEL "1'h0" N.
|
|
PMA_SER_DRV_BYP_BYPASS_VALUE "8'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT "1'h0" N.
|
|
PMA_SER_DRV_BYP_TX_BYPASS_SELECT_RTL "2'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDEEMPHASIS_BEACON "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXDRV_CTRL_SEL "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXMARGIN "3'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXODRV_BOOSTER "1'h0" N.
|
|
PMA_SER_DRV_CTRL_SEL_TXSWING "1'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRV "3'h0" N.
|
|
PMA_SER_DRV_CTRL_TXDRVTRIM "24'h0" N.
|
|
PMA_SER_DRV_CTRL_TXITRIM "2'h0" N.
|
|
PMA_SER_DRV_CTRL_TXODRV "2'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDATA_INV "8'h0" N.
|
|
PMA_SER_DRV_DATA_CTRL_TXDEL "16'h0" N.
|
|
PMA_SER_RXDET_CTRL_RXDETECT_STEP_WAIT_COUNT "5'h0" N.
|
|
PMA_SER_TERM_CTRL_TXCM_LEVEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM "4'h0" N.
|
|
PMA_SER_TERM_CTRL_TXRTRIM_SEL "2'h0" N.
|
|
PMA_SER_TERM_CTRL_TXTEN "1'h1" D.
|
|
PMA_SER_TEST_BUS_TXATESTEN "1'h0" D.
|
|
PMA_SOFT_RESET_PERIPH "1'h1" D.
|
|
End_Module.
|
|
|
|
Module REFIO_GPSS2_TX_I 2466 371 2442 1447 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module REFIO_EXTPLL24_0 2467 371 2438 1482 REFIO .
|
|
CLKBUF_CLKBUF_EN_APAD "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_PULLUP "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_RDIFF "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_N "1'h0" D.
|
|
CLKBUF_CLKBUF_EN_UDRIVE_P "1'h0" D.
|
|
CLKBUF_DUALCLK0_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK0_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK0_MODE "2'h0" D.
|
|
CLKBUF_DUALCLK1_ENTERM "2'h0" D.
|
|
CLKBUF_DUALCLK1_EN_HYST "1'h0" D.
|
|
CLKBUF_DUALCLK1_MODE "2'h0" D.
|
|
End_Module.
|
|
|
|
Module TXPLL_EXTPLL24_0 2460 374 2439 1477 TXPLL .
|
|
CLK_SEL_CASCADE_CLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_CASCADE_CLK_SEL_SM "3'h0" N.
|
|
CLK_SEL_JA_FREF_SEL "3'h0" N.
|
|
CLK_SEL_REFCLK_SEL_HM "2'h0" N.
|
|
CLK_SEL_REFCLK_SEL_SM "3'h0" N.
|
|
CTRL_BWSEL "1'h0" N.
|
|
CTRL_DSMPD "1'h0" N.
|
|
CTRL_FBDIV_SEL "1'h0" N.
|
|
CTRL_VBGREF_SEL "1'h0" N.
|
|
DIV_1_AUXDIV "12'h0" N.
|
|
DIV_1_FBDIV "12'h0" N.
|
|
DIV_2_FRAC "24'h0" N.
|
|
DIV_2_REFDIV "6'h0" N.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
End_Module.
|
|
|
|
Module PLL_NW_1 1 377 12 1490 PLL .
|
|
BW_INT_CTRL "2'h2" D.
|
|
BW_PROP_CTRL "2'h1" D.
|
|
BYPASS_CLK_SEL "4'h0" D.
|
|
BYPASS_GO_EN_N "1'h1" D.
|
|
BYPASS_OUT_DIVIDER "4'h0" D.
|
|
BYPASS_PLL "4'h0" D.
|
|
CDELAY0_EN "1'h0" D.
|
|
CDELAY0_SEL "8'h0" D.
|
|
CDMUX0_SEL "2'h0" D.
|
|
CDMUX1_SEL "1'h0" D.
|
|
CDMUX2_SEL "1'h0" D.
|
|
DESKEW_CAL_BYPASS "1'h0" D.
|
|
DESKEW_CAL_CNT "3'h0" D.
|
|
DESKEW_CAL_EN "1'h0" D.
|
|
DIV0_RST_DELAY "3'h0" D.
|
|
DIV0_VAL "7'h0" D.
|
|
DIV1_RST_DELAY "3'h0" D.
|
|
DIV1_VAL "7'h0" D.
|
|
DIV2_RST_DELAY "3'h0" D.
|
|
DIV2_VAL "7'h0" D.
|
|
DIV3_CLK_SEL "1'h0" D.
|
|
DIV3_RST_DELAY "3'h0" D.
|
|
DIV3_VAL "7'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FB_CLK_SEL_0 "2'h0" D.
|
|
FB_CLK_SEL_1 "1'h0" D.
|
|
FB_FRAC_VAL "24'h0" D.
|
|
FB_INT_VAL "12'h0" D.
|
|
FF_REQUIRES_LOCK "1'h0" D.
|
|
FRAC_DAC_EN "1'h0" D.
|
|
FRAC_EN "1'h0" D.
|
|
FSE_N "1'h0" D.
|
|
IREF_EN "1'h0" D.
|
|
IREF_TOGGLE "1'h0" D.
|
|
LOCK_CNT "4'h8" D.
|
|
OUT0_DIV_EN "1'h1" D.
|
|
OUT0_PHASE_SEL "3'h0" D.
|
|
OUT1_DIV_EN "1'h1" D.
|
|
OUT1_PHASE_SEL "3'h0" D.
|
|
OUT2_DIV_EN "1'h1" D.
|
|
OUT2_PHASE_SEL "3'h0" D.
|
|
OUT3_DIV_EN "1'h1" D.
|
|
OUT3_PHASE_SEL "3'h0" D.
|
|
RESET_ON_LOCK "1'h0" D.
|
|
RFDIV "6'h0" D.
|
|
RFDIV_EN "1'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_LOAD_PHASE_N "1'h1" D.
|
|
SOFT_POWERDOWN_N "1'h0" D.
|
|
SOFT_REF_CLK_SEL "1'h1" D.
|
|
SSM_DIV_VAL "6'h0" D.
|
|
SSM_EN_N "1'h0" D.
|
|
SSM_EXT_WAVE_EN "2'h0" D.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" D.
|
|
SSM_MODULATION "5'h0" D.
|
|
SSM_RANDOM_EN "1'h0" D.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" D.
|
|
SSM_SPREAD_MODE "1'h0" D.
|
|
SYNC_REF_DIV_EN "1'h1" D.
|
|
SYNC_REF_DIV_EN_2 "1'h0" D.
|
|
End_Module.
|
|
|
|
Module DLL_NW_1 3 377 7 1489 DLL .
|
|
ADJ_CODE "7'h0" D.
|
|
ADJ_DEL4 "7'h0" D.
|
|
ALU_UPDATE "2'h0" D.
|
|
DELAY_DIFF_RANGE "3'h0" D.
|
|
DIV_SEL "1'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FAST_RELOCK "1'h0" D.
|
|
FB_SEL "1'h0" D.
|
|
INIT_CODE "6'h0" D.
|
|
LOCK_HIGH "4'h0" D.
|
|
LOCK_LOW "4'h0" D.
|
|
LOCK_TOLERANCE "2'h0" D.
|
|
PHASE_CODE_SEL "3'h0" D.
|
|
POWERDOWN_EN "1'h0" D.
|
|
PRIMARY_CLK_SEL "2'h0" D.
|
|
PRIMARY_PHASE "2'h0" D.
|
|
REF_SEL "1'h0" D.
|
|
RESERVED_0 "1'h0" D.
|
|
RESET "1'h0" D.
|
|
SECONDARY_CLK_SEL "2'h0" D.
|
|
SECONDARY_FINE_PHASE "3'h0" D.
|
|
SECONDARY_PHASE "2'h0" D.
|
|
SET_ALU "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_ALU_HOLD "1'h0" D.
|
|
SOFT_CODE_UPDATE "1'h0" D.
|
|
SOFT_LOCK_DBG "2'h0" D.
|
|
SOFT_LOCK_FRC "1'h0" D.
|
|
SOFT_MOVE_CODE "1'h0" D.
|
|
SOFT_PHASE_DIRECTION "1'h0" D.
|
|
SOFT_PHASE_LOAD "1'h0" D.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" D.
|
|
TEST_RING "1'h0" D.
|
|
End_Module.
|
|
|
|
Module VREFBANKDYNPC_NW_V 11 377 0 1491 VREFBANKDYN .
|
|
PC_DYNEN "1'h1" D.
|
|
PC_DYNEN_VREFCTRL "1'h1" D.
|
|
End_Module.
|
|
|
|
Module PLL_NE_0 2460 377 2430 1489 PLL .
|
|
BW_INT_CTRL "2'h2" D.
|
|
BW_PROP_CTRL "2'h1" D.
|
|
BYPASS_CLK_SEL "4'h0" D.
|
|
BYPASS_GO_EN_N "1'h1" D.
|
|
BYPASS_OUT_DIVIDER "4'h0" D.
|
|
BYPASS_PLL "4'h0" D.
|
|
CDELAY0_EN "1'h0" D.
|
|
CDELAY0_SEL "8'h0" D.
|
|
CDMUX0_SEL "2'h0" D.
|
|
CDMUX1_SEL "1'h0" D.
|
|
CDMUX2_SEL "1'h0" D.
|
|
DESKEW_CAL_BYPASS "1'h0" D.
|
|
DESKEW_CAL_CNT "3'h0" D.
|
|
DESKEW_CAL_EN "1'h0" D.
|
|
DIV0_RST_DELAY "3'h0" D.
|
|
DIV0_VAL "7'h0" D.
|
|
DIV1_RST_DELAY "3'h0" D.
|
|
DIV1_VAL "7'h0" D.
|
|
DIV2_RST_DELAY "3'h0" D.
|
|
DIV2_VAL "7'h0" D.
|
|
DIV3_CLK_SEL "1'h0" D.
|
|
DIV3_RST_DELAY "3'h0" D.
|
|
DIV3_VAL "7'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FB_CLK_SEL_0 "2'h0" D.
|
|
FB_CLK_SEL_1 "1'h0" D.
|
|
FB_FRAC_VAL "24'h0" D.
|
|
FB_INT_VAL "12'h0" D.
|
|
FF_REQUIRES_LOCK "1'h0" D.
|
|
FRAC_DAC_EN "1'h0" D.
|
|
FRAC_EN "1'h0" D.
|
|
FSE_N "1'h0" D.
|
|
IREF_EN "1'h0" D.
|
|
IREF_TOGGLE "1'h0" D.
|
|
LOCK_CNT "4'h8" D.
|
|
OUT0_DIV_EN "1'h1" D.
|
|
OUT0_PHASE_SEL "3'h0" D.
|
|
OUT1_DIV_EN "1'h1" D.
|
|
OUT1_PHASE_SEL "3'h0" D.
|
|
OUT2_DIV_EN "1'h1" D.
|
|
OUT2_PHASE_SEL "3'h0" D.
|
|
OUT3_DIV_EN "1'h1" D.
|
|
OUT3_PHASE_SEL "3'h0" D.
|
|
RESET_ON_LOCK "1'h0" D.
|
|
RFDIV "6'h0" D.
|
|
RFDIV_EN "1'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_LOAD_PHASE_N "1'h1" D.
|
|
SOFT_POWERDOWN_N "1'h0" D.
|
|
SOFT_REF_CLK_SEL "1'h1" D.
|
|
SSM_DIV_VAL "6'h0" D.
|
|
SSM_EN_N "1'h0" D.
|
|
SSM_EXT_WAVE_EN "2'h0" D.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" D.
|
|
SSM_MODULATION "5'h0" D.
|
|
SSM_RANDOM_EN "1'h0" D.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" D.
|
|
SSM_SPREAD_MODE "1'h0" D.
|
|
SYNC_REF_DIV_EN "1'h1" D.
|
|
SYNC_REF_DIV_EN_2 "1'h0" D.
|
|
End_Module.
|
|
|
|
Module PLL_NE_1 2461 377 2424 1490 PLL .
|
|
BW_INT_CTRL "2'h2" D.
|
|
BW_PROP_CTRL "2'h1" D.
|
|
BYPASS_CLK_SEL "4'h0" D.
|
|
BYPASS_GO_EN_N "1'h1" D.
|
|
BYPASS_OUT_DIVIDER "4'h0" D.
|
|
BYPASS_PLL "4'h0" D.
|
|
CDELAY0_EN "1'h0" D.
|
|
CDELAY0_SEL "8'h0" D.
|
|
CDMUX0_SEL "2'h0" D.
|
|
CDMUX1_SEL "1'h0" D.
|
|
CDMUX2_SEL "1'h0" D.
|
|
DESKEW_CAL_BYPASS "1'h0" D.
|
|
DESKEW_CAL_CNT "3'h0" D.
|
|
DESKEW_CAL_EN "1'h0" D.
|
|
DIV0_RST_DELAY "3'h0" D.
|
|
DIV0_VAL "7'h0" D.
|
|
DIV1_RST_DELAY "3'h0" D.
|
|
DIV1_VAL "7'h0" D.
|
|
DIV2_RST_DELAY "3'h0" D.
|
|
DIV2_VAL "7'h0" D.
|
|
DIV3_CLK_SEL "1'h0" D.
|
|
DIV3_RST_DELAY "3'h0" D.
|
|
DIV3_VAL "7'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FB_CLK_SEL_0 "2'h0" D.
|
|
FB_CLK_SEL_1 "1'h0" D.
|
|
FB_FRAC_VAL "24'h0" D.
|
|
FB_INT_VAL "12'h0" D.
|
|
FF_REQUIRES_LOCK "1'h0" D.
|
|
FRAC_DAC_EN "1'h0" D.
|
|
FRAC_EN "1'h0" D.
|
|
FSE_N "1'h0" D.
|
|
IREF_EN "1'h0" D.
|
|
IREF_TOGGLE "1'h0" D.
|
|
LOCK_CNT "4'h8" D.
|
|
OUT0_DIV_EN "1'h1" D.
|
|
OUT0_PHASE_SEL "3'h0" D.
|
|
OUT1_DIV_EN "1'h1" D.
|
|
OUT1_PHASE_SEL "3'h0" D.
|
|
OUT2_DIV_EN "1'h1" D.
|
|
OUT2_PHASE_SEL "3'h0" D.
|
|
OUT3_DIV_EN "1'h1" D.
|
|
OUT3_PHASE_SEL "3'h0" D.
|
|
RESET_ON_LOCK "1'h0" D.
|
|
RFDIV "6'h0" D.
|
|
RFDIV_EN "1'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_LOAD_PHASE_N "1'h1" D.
|
|
SOFT_POWERDOWN_N "1'h0" D.
|
|
SOFT_REF_CLK_SEL "1'h1" D.
|
|
SSM_DIV_VAL "6'h0" D.
|
|
SSM_EN_N "1'h0" D.
|
|
SSM_EXT_WAVE_EN "2'h0" D.
|
|
SSM_EXT_WAVE_MAX_ADDR "8'h0" D.
|
|
SSM_MODULATION "5'h0" D.
|
|
SSM_RANDOM_EN "1'h0" D.
|
|
SSM_RANDOM_PATTERN_SEL "2'h0" D.
|
|
SSM_SPREAD_MODE "1'h0" D.
|
|
SYNC_REF_DIV_EN "1'h1" D.
|
|
SYNC_REF_DIV_EN_2 "1'h0" D.
|
|
End_Module.
|
|
|
|
Module DLL_NE_0 2462 377 2440 1488 DLL .
|
|
ADJ_CODE "7'h0" D.
|
|
ADJ_DEL4 "7'h0" D.
|
|
ALU_UPDATE "2'h0" D.
|
|
DELAY_DIFF_RANGE "3'h0" D.
|
|
DIV_SEL "1'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FAST_RELOCK "1'h0" D.
|
|
FB_SEL "1'h0" D.
|
|
INIT_CODE "6'h0" D.
|
|
LOCK_HIGH "4'h0" D.
|
|
LOCK_LOW "4'h0" D.
|
|
LOCK_TOLERANCE "2'h0" D.
|
|
PHASE_CODE_SEL "3'h0" D.
|
|
POWERDOWN_EN "1'h0" D.
|
|
PRIMARY_CLK_SEL "2'h0" D.
|
|
PRIMARY_PHASE "2'h0" D.
|
|
REF_SEL "1'h0" D.
|
|
RESERVED_0 "1'h0" D.
|
|
RESET "1'h0" D.
|
|
SECONDARY_CLK_SEL "2'h0" D.
|
|
SECONDARY_FINE_PHASE "3'h0" D.
|
|
SECONDARY_PHASE "2'h0" D.
|
|
SET_ALU "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_ALU_HOLD "1'h0" D.
|
|
SOFT_CODE_UPDATE "1'h0" D.
|
|
SOFT_LOCK_DBG "2'h0" D.
|
|
SOFT_LOCK_FRC "1'h0" D.
|
|
SOFT_MOVE_CODE "1'h0" D.
|
|
SOFT_PHASE_DIRECTION "1'h0" D.
|
|
SOFT_PHASE_LOAD "1'h0" D.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" D.
|
|
TEST_RING "1'h0" D.
|
|
End_Module.
|
|
|
|
Module DLL_NE_1 2463 377 2443 1490 DLL .
|
|
ADJ_CODE "7'h0" D.
|
|
ADJ_DEL4 "7'h0" D.
|
|
ALU_UPDATE "2'h0" D.
|
|
DELAY_DIFF_RANGE "3'h0" D.
|
|
DIV_SEL "1'h0" D.
|
|
DRI_EN "1'h1" D.
|
|
FAST_RELOCK "1'h0" D.
|
|
FB_SEL "1'h0" D.
|
|
INIT_CODE "6'h0" D.
|
|
LOCK_HIGH "4'h0" D.
|
|
LOCK_LOW "4'h0" D.
|
|
LOCK_TOLERANCE "2'h0" D.
|
|
PHASE_CODE_SEL "3'h0" D.
|
|
POWERDOWN_EN "1'h0" D.
|
|
PRIMARY_CLK_SEL "2'h0" D.
|
|
PRIMARY_PHASE "2'h0" D.
|
|
REF_SEL "1'h0" D.
|
|
RESERVED_0 "1'h0" D.
|
|
RESET "1'h0" D.
|
|
SECONDARY_CLK_SEL "2'h0" D.
|
|
SECONDARY_FINE_PHASE "3'h0" D.
|
|
SECONDARY_PHASE "2'h0" D.
|
|
SET_ALU "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFT_ALU_HOLD "1'h0" D.
|
|
SOFT_CODE_UPDATE "1'h0" D.
|
|
SOFT_LOCK_DBG "2'h0" D.
|
|
SOFT_LOCK_FRC "1'h0" D.
|
|
SOFT_MOVE_CODE "1'h0" D.
|
|
SOFT_PHASE_DIRECTION "1'h0" D.
|
|
SOFT_PHASE_LOAD "1'h0" D.
|
|
SOFT_PHASE_MOVE_CLK "1'h0" D.
|
|
TEST_RING "1'h0" D.
|
|
End_Module.
|
|
|
|
Module CRNCOMMON_NE 2466 377 2418 1495 CRNCOMMON .
|
|
PC_CDMUX6_SEL "1'h0" D.
|
|
PC_CIMUX_GEN0_SEL "4'h0" D.
|
|
PC_CIMUX_GEN1_SEL "4'h0" D.
|
|
PC_CIMUX_GEN2_SEL "4'h0" D.
|
|
PC_CIMUX_GEN3_SEL "4'h0" D.
|
|
PC_CIMUX_GEN4_SEL "2'h0" D.
|
|
PC_CIMUX_GEN5_SEL "2'h0" D.
|
|
PC_CIMUX_REF0_SEL "4'h0" D.
|
|
PC_CIMUX_REF1_SEL "4'h0" D.
|
|
PC_CIMUX_REF2_SEL "4'h0" D.
|
|
PC_CIMUX_REF3_SEL "4'h0" D.
|
|
PC_CIMUX_REF4_SEL "4'h0" D.
|
|
PC_CIMUX_REF5_SEL "4'h0" D.
|
|
PC_CIMUX_REF6_SEL "4'h0" D.
|
|
PC_CIMUX_REF7_SEL "4'h0" D.
|
|
PC_CIMUX_REF8_SEL "4'h0" D.
|
|
PC_CIMUX_REF9_SEL "4'h0" D.
|
|
PC_COMUX0_SEL "4'h0" D.
|
|
PC_COMUX1_SEL "4'h0" D.
|
|
PC_COMUX2_SEL "4'h0" D.
|
|
PC_COMUX3_SEL "4'h0" D.
|
|
PC_COMUX4_SEL "4'h0" D.
|
|
PC_COMUX5_SEL "4'h0" D.
|
|
PC_COMUX6_SEL "4'h0" D.
|
|
PC_COMUX7_SEL "4'h0" D.
|
|
PC_CRNFDR_HORZ_EN "8'h0" D.
|
|
PC_CRNFR_VERT_EN "8'h0" D.
|
|
PC_DYN_EN "1'h1" D.
|
|
PC_SOFTRESET "1'h0" D.
|
|
PC_SRMUX0_SEL "3'h0" D.
|
|
PC_SRMUX1_SEL "3'h0" D.
|
|
End_Module.
|
|
|
|
Module VREFBANKDYNPC_NE_H 2471 377 2436 1489 VREFBANKDYN .
|
|
PC_DYNEN "1'h1" D.
|
|
PC_DYNEN_VREFCTRL "1'h1" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_0 71 378 58 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_1 215 378 202 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_2 359 378 346 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_3 503 378 490 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_4 659 378 634 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_5 803 378 778 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_6 947 378 922 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_7 1091 378 1066 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_8 1235 378 1210 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_9 1379 378 1354 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_10 1523 378 1498 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_11 1667 378 1642 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_12 1823 378 1786 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_13 1967 378 1930 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_14 2111 378 2074 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_15 2255 378 2218 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module LANECTRL_N_16 2399 378 2362 1506 LANECTRL .
|
|
CDR_CLK_DIV "3'h0" D.
|
|
CDR_CLK_SEL "12'h0" D.
|
|
CDR_EN "2'h0" D.
|
|
DIV_CLK_EN_SRC "2'h0" D.
|
|
DIV_CLK_SEL "2'h0" D.
|
|
DLL_CODE_SEL "2'h0" D.
|
|
DQS_MODE "3'h0" D.
|
|
DYN_ODT_MODE "1'h0" D.
|
|
FIFO_EN "1'h0" D.
|
|
FIFO_MODE "1'h0" D.
|
|
FIFO_RD_PTR_MODE "3'h0" D.
|
|
HS_IO_CLK_PAUSE_EN "1'h0" D.
|
|
HS_IO_CLK_SEL "9'h0" D.
|
|
QDR_EN "1'h0" D.
|
|
RANK_2_MODE "1'h0" D.
|
|
READ_MARGIN_TEST_EN "1'h0" D.
|
|
RESERVED_0 "1'h1" D.
|
|
RESERVED_1 "1'h0" D.
|
|
RESERVED_2 "1'h0" D.
|
|
RX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
RX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
RX_DQS_DELAY_VAL "8'h0" D.
|
|
SOFTRESET "1'h0" D.
|
|
SOFTRESET_EN "1'h1" D.
|
|
TX_DQS_DELAY_LINE_DIRECTION "1'h0" D.
|
|
TX_DQS_DELAY_LINE_EN "1'h0" D.
|
|
TX_DQS_DELAY_VAL "8'h0" D.
|
|
WRITE_MARGIN_TEST_EN "1'h0" D.
|
|
End_Module.
|
|
|
|
Module ICBMUXINGPC_NW_0 584 379 657 1502 ICBMUXING .
|
|
BANKCLK_BRIDGING "10'h0" N.
|
|
BANKCLK_CCW_SOURCE_SEL "30'h18C6318C" D.
|
|
BANKCLK_CW_SOURCE_SEL "30'h18C6318C" D.
|
|
BANK_OUT_CCW_SEL "6'h3F" D.
|
|
BANK_OUT_CW_SEL "6'h3F" D.
|
|
CLKSTOP_SOURCE_SEL "60'h0" D.
|
|
DYNEN "1'h1" D.
|
|
DYNEN_SOFT_RESET "1'h1" D.
|
|
NMUX_SEL "72'hffffffffffffffffff" D.
|
|
SOFT_RESET "1'h0" D.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
STOP_SEL "24'hffffff" D.
|
|
End_Module.
|
|
|
|
Module ICBMUXINGPC_NE_0 1748 379 1809 1502 ICBMUXING .
|
|
BANKCLK_BRIDGING "10'h0" N.
|
|
BANKCLK_CCW_SOURCE_SEL "30'h18C6318C" D.
|
|
BANKCLK_CW_SOURCE_SEL "30'h18C6318C" D.
|
|
BANK_OUT_CCW_SEL "6'h3F" D.
|
|
BANK_OUT_CW_SEL "6'h3F" D.
|
|
CLKSTOP_SOURCE_SEL "60'h0" D.
|
|
DYNEN "1'h1" D.
|
|
DYNEN_SOFT_RESET "1'h1" D.
|
|
NMUX_SEL "72'hffffffffffffffffff" D.
|
|
SOFT_RESET "1'h0" D.
|
|
SOFT_RESET_PERIPH "1'h0" D.
|
|
STOP_SEL "24'hffffff" D.
|
|
End_Module.
|
|
|
|
; ------------------------------------------
|
|
; Unused modules. Not part of the mask file
|
|
; ------------------------------------------
|
|
|
|
END.
|
|
|
|
Section REGISTER_LOCKBITS.
|
|
Q1_TXPLL0_EXTPLL_CLK_SEL_LOCK 1 INIT_G5C extpll01_extpll_extpll_clk_sel INIT
|
|
Q1_TXPLL0_EXTPLL_CLKBUF_LOCK 1 INIT_G5C extpll01_extpll_extpll_clkbuf INIT
|
|
Q1_TXPLL0_EXTPLL_CTRL_LOCK 1 INIT_G5C extpll01_extpll_extpll_ctrl INIT
|
|
Q1_TXPLL0_EXTPLL_DIV_1_LOCK 1 INIT_G5C extpll01_extpll_extpll_div_1 INIT
|
|
Q1_TXPLL0_EXTPLL_DIV_2_LOCK 1 INIT_G5C extpll01_extpll_extpll_div_2 INIT
|
|
Q1_TXPLL0_SOFT_RESET_LOCK 1 INIT_G5C extpll01_extpll_soft_reset INIT
|
|
Q2_TXPLL1_EXTPLL_CLK_SEL_LOCK 1 INIT_G5C extpll02_extpll_extpll_clk_sel INIT
|
|
Q2_TXPLL1_EXTPLL_CLKBUF_LOCK 1 INIT_G5C extpll02_extpll_extpll_clkbuf INIT
|
|
Q2_TXPLL1_EXTPLL_CTRL_LOCK 1 INIT_G5C extpll02_extpll_extpll_ctrl INIT
|
|
Q2_TXPLL1_EXTPLL_DIV_1_LOCK 1 INIT_G5C extpll02_extpll_extpll_div_1 INIT
|
|
Q2_TXPLL1_EXTPLL_DIV_2_LOCK 1 INIT_G5C extpll02_extpll_extpll_div_2 INIT
|
|
Q2_TXPLL1_SOFT_RESET_LOCK 1 INIT_G5C extpll02_extpll_soft_reset INIT
|
|
Q1_TXPLL1_EXTPLL_CLK_SEL_LOCK 1 INIT_G5C extpll13_extpll_extpll_clk_sel INIT
|
|
Q1_TXPLL1_EXTPLL_CLKBUF_LOCK 1 INIT_G5C extpll13_extpll_extpll_clkbuf INIT
|
|
Q1_TXPLL1_EXTPLL_CTRL_LOCK 1 INIT_G5C extpll13_extpll_extpll_ctrl INIT
|
|
Q1_TXPLL1_EXTPLL_DIV_1_LOCK 1 INIT_G5C extpll13_extpll_extpll_div_1 INIT
|
|
Q1_TXPLL1_EXTPLL_DIV_2_LOCK 1 INIT_G5C extpll13_extpll_extpll_div_2 INIT
|
|
Q1_TXPLL1_SOFT_RESET_LOCK 1 INIT_G5C extpll13_extpll_soft_reset INIT
|
|
Q2_TXPLL0_EXTPLL_CLK_SEL_LOCK 1 INIT_G5C extpll24_extpll_extpll_clk_sel INIT
|
|
Q2_TXPLL0_EXTPLL_CLKBUF_LOCK 1 INIT_G5C extpll24_extpll_extpll_clkbuf INIT
|
|
Q2_TXPLL0_EXTPLL_CTRL_LOCK 1 INIT_G5C extpll24_extpll_extpll_ctrl INIT
|
|
Q2_TXPLL0_EXTPLL_DIV_1_LOCK 1 INIT_G5C extpll24_extpll_extpll_div_1 INIT
|
|
Q2_TXPLL0_EXTPLL_DIV_2_LOCK 1 INIT_G5C extpll24_extpll_extpll_div_2 INIT
|
|
Q2_TXPLL0_SOFT_RESET_LOCK 1 INIT_G5C extpll24_extpll_soft_reset INIT
|
|
Q3_TXPLL_EXTPLL_CLK_SEL_LOCK 1 INIT_G5C extpll35_extpll_extpll_clk_sel INIT
|
|
Q3_TXPLL_EXTPLL_CLKBUF_LOCK 1 INIT_G5C extpll35_extpll_extpll_clkbuf INIT
|
|
Q3_TXPLL_EXTPLL_CTRL_LOCK 1 INIT_G5C extpll35_extpll_extpll_ctrl INIT
|
|
Q3_TXPLL_EXTPLL_DIV_1_LOCK 1 INIT_G5C extpll35_extpll_extpll_div_1 INIT
|
|
Q3_TXPLL_EXTPLL_DIV_2_LOCK 1 INIT_G5C extpll35_extpll_extpll_div_2 INIT
|
|
Q3_TXPLL_SOFT_RESET_LOCK 1 INIT_G5C extpll35_extpll_soft_reset INIT
|
|
Q1_MAIN_SOFT_RESET_LOCK 1 INIT_G5C gpss1_gpssmain_soft_reset INIT
|
|
Q1_PCS_LANE0_L8_R0_LOCK 1 INIT_G5C gpss1_pcs_ln0_l8_r0 INIT
|
|
Q1_PCS_LANE0_LCLK_R0_LOCK 1 INIT_G5C gpss1_pcs_ln0_lclk_r0 INIT
|
|
Q1_PCS_LANE0_LCLK_R1_LOCK 1 INIT_G5C gpss1_pcs_ln0_lclk_r1 INIT
|
|
Q1_PCS_LANE0_LFWF_R0_LOCK 1 INIT_G5C gpss1_pcs_ln0_lfwf_r0 INIT
|
|
Q1_PCS_LANE0_LNTV_R0_LOCK 1 INIT_G5C gpss1_pcs_ln0_lntv_r0 INIT
|
|
Q1_PCS_LANE0_LOVR_R0_LOCK 1 INIT_G5C gpss1_pcs_ln0_lovr_r0 INIT
|
|
Q1_PCS_LANE0_LPIP_R0_LOCK 1 INIT_G5C gpss1_pcs_ln0_lpip_r0 INIT
|
|
Q1_PCS_LANE0_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss1_pcs_ln0_pma_ctrl_r0 INIT
|
|
Q1_PCS_LANE1_L8_R0_LOCK 1 INIT_G5C gpss1_pcs_ln1_l8_r0 INIT
|
|
Q1_PCS_LANE1_LCLK_R0_LOCK 1 INIT_G5C gpss1_pcs_ln1_lclk_r0 INIT
|
|
Q1_PCS_LANE1_LCLK_R1_LOCK 1 INIT_G5C gpss1_pcs_ln1_lclk_r1 INIT
|
|
Q1_PCS_LANE1_LFWF_R0_LOCK 1 INIT_G5C gpss1_pcs_ln1_lfwf_r0 INIT
|
|
Q1_PCS_LANE1_LNTV_R0_LOCK 1 INIT_G5C gpss1_pcs_ln1_lntv_r0 INIT
|
|
Q1_PCS_LANE1_LOVR_R0_LOCK 1 INIT_G5C gpss1_pcs_ln1_lovr_r0 INIT
|
|
Q1_PCS_LANE1_LPIP_R0_LOCK 1 INIT_G5C gpss1_pcs_ln1_lpip_r0 INIT
|
|
Q1_PCS_LANE1_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss1_pcs_ln1_pma_ctrl_r0 INIT
|
|
Q1_PCS_LANE2_L8_R0_LOCK 1 INIT_G5C gpss1_pcs_ln2_l8_r0 INIT
|
|
Q1_PCS_LANE2_LCLK_R0_LOCK 1 INIT_G5C gpss1_pcs_ln2_lclk_r0 INIT
|
|
Q1_PCS_LANE2_LCLK_R1_LOCK 1 INIT_G5C gpss1_pcs_ln2_lclk_r1 INIT
|
|
Q1_PCS_LANE2_LFWF_R0_LOCK 1 INIT_G5C gpss1_pcs_ln2_lfwf_r0 INIT
|
|
Q1_PCS_LANE2_LNTV_R0_LOCK 1 INIT_G5C gpss1_pcs_ln2_lntv_r0 INIT
|
|
Q1_PCS_LANE2_LOVR_R0_LOCK 1 INIT_G5C gpss1_pcs_ln2_lovr_r0 INIT
|
|
Q1_PCS_LANE2_LPIP_R0_LOCK 1 INIT_G5C gpss1_pcs_ln2_lpip_r0 INIT
|
|
Q1_PCS_LANE2_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss1_pcs_ln2_pma_ctrl_r0 INIT
|
|
Q1_PCS_LANE3_L8_R0_LOCK 1 INIT_G5C gpss1_pcs_ln3_l8_r0 INIT
|
|
Q1_PCS_LANE3_LCLK_R0_LOCK 1 INIT_G5C gpss1_pcs_ln3_lclk_r0 INIT
|
|
Q1_PCS_LANE3_LCLK_R1_LOCK 1 INIT_G5C gpss1_pcs_ln3_lclk_r1 INIT
|
|
Q1_PCS_LANE3_LFWF_R0_LOCK 1 INIT_G5C gpss1_pcs_ln3_lfwf_r0 INIT
|
|
Q1_PCS_LANE3_LNTV_R0_LOCK 1 INIT_G5C gpss1_pcs_ln3_lntv_r0 INIT
|
|
Q1_PCS_LANE3_LOVR_R0_LOCK 1 INIT_G5C gpss1_pcs_ln3_lovr_r0 INIT
|
|
Q1_PCS_LANE3_LPIP_R0_LOCK 1 INIT_G5C gpss1_pcs_ln3_lpip_r0 INIT
|
|
Q1_PCS_LANE3_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss1_pcs_ln3_pma_ctrl_r0 INIT
|
|
Q1_PCSCMN_GSSCLK_CTRL_LOCK 1 INIT_G5C gpss1_pcscmn_gssclk_ctrl INIT
|
|
Q1_PCSCMN_QDBG_R0_LOCK 1 INIT_G5C gpss1_pcscmn_qdbg_r0 INIT
|
|
Q1_PCSCMN_QRST_R0_LOCK 1 INIT_G5C gpss1_pcscmn_qrst_r0 INIT
|
|
Q1_PCSCMN_SOFT_RESET_LOCK 1 INIT_G5C gpss1_pcscmn_soft_reset INIT
|
|
Q1_PMA_CMN_SOFT_RESET_LOCK 1 INIT_G5C gpss1_pma_cmn_soft_reset INIT
|
|
Q1_PMA_CMN_TXPLL_CLK_SEL_LOCK 1 INIT_G5C gpss1_pma_cmn_txpll_clk_sel INIT
|
|
Q1_PMA_CMN_TXPLL_CLKBUF_LOCK 1 INIT_G5C gpss1_pma_cmn_txpll_clkbuf INIT
|
|
Q1_PMA_CMN_TXPLL_CTRL_LOCK 1 INIT_G5C gpss1_pma_cmn_txpll_ctrl INIT
|
|
Q1_PMA_CMN_TXPLL_DIV_1_LOCK 1 INIT_G5C gpss1_pma_cmn_txpll_div_1 INIT
|
|
Q1_PMA_CMN_TXPLL_DIV_2_LOCK 1 INIT_G5C gpss1_pma_cmn_txpll_div_2 INIT
|
|
Q1_PMA_LANE0_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_des_clk_ctrl INIT
|
|
Q1_PMA_LANE0_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln0_des_dfe_ctrl_2 INIT
|
|
Q1_PMA_LANE0_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss1_pma_ln0_des_dfeem_ctrl_3 INIT
|
|
Q1_PMA_LANE0_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln0_des_em_ctrl_2 INIT
|
|
Q1_PMA_LANE0_DES_IN_TERM_LOCK 1 INIT_G5C gpss1_pma_ln0_des_in_term INIT
|
|
Q1_PMA_LANE0_DES_PKDET_LOCK 1 INIT_G5C gpss1_pma_ln0_des_pkdet INIT
|
|
Q1_PMA_LANE0_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_des_rtl_lock_ctrl INIT
|
|
Q1_PMA_LANE0_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss1_pma_ln0_des_rxpll_div INIT
|
|
Q1_PMA_LANE0_DES_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln0_des_test_bus INIT
|
|
Q1_PMA_LANE0_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_clk_ctrl INIT
|
|
Q1_PMA_LANE0_SER_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_ctrl INIT
|
|
Q1_PMA_LANE0_SER_DRV_BYP_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_drv_byp INIT
|
|
Q1_PMA_LANE0_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_drv_ctrl INIT
|
|
Q1_PMA_LANE0_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_drv_ctrl_sel INIT
|
|
Q1_PMA_LANE0_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_drv_data_ctrl INIT
|
|
Q1_PMA_LANE0_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_rxdet_ctrl INIT
|
|
Q1_PMA_LANE0_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_term_ctrl INIT
|
|
Q1_PMA_LANE0_SER_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln0_ser_test_bus INIT
|
|
Q1_PMA_LANE0_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln0_serdes_rtl_ctrl INIT
|
|
Q1_PMA_LANE0_SOFT_RESET_LOCK 1 INIT_G5C gpss1_pma_ln0_soft_reset INIT
|
|
Q1_PMA_LANE1_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_des_clk_ctrl INIT
|
|
Q1_PMA_LANE1_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln1_des_dfe_ctrl_2 INIT
|
|
Q1_PMA_LANE1_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss1_pma_ln1_des_dfeem_ctrl_3 INIT
|
|
Q1_PMA_LANE1_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln1_des_em_ctrl_2 INIT
|
|
Q1_PMA_LANE1_DES_IN_TERM_LOCK 1 INIT_G5C gpss1_pma_ln1_des_in_term INIT
|
|
Q1_PMA_LANE1_DES_PKDET_LOCK 1 INIT_G5C gpss1_pma_ln1_des_pkdet INIT
|
|
Q1_PMA_LANE1_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_des_rtl_lock_ctrl INIT
|
|
Q1_PMA_LANE1_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss1_pma_ln1_des_rxpll_div INIT
|
|
Q1_PMA_LANE1_DES_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln1_des_test_bus INIT
|
|
Q1_PMA_LANE1_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_clk_ctrl INIT
|
|
Q1_PMA_LANE1_SER_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_ctrl INIT
|
|
Q1_PMA_LANE1_SER_DRV_BYP_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_drv_byp INIT
|
|
Q1_PMA_LANE1_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_drv_ctrl INIT
|
|
Q1_PMA_LANE1_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_drv_ctrl_sel INIT
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Q1_PMA_LANE1_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_drv_data_ctrl INIT
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Q1_PMA_LANE1_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_rxdet_ctrl INIT
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Q1_PMA_LANE1_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_term_ctrl INIT
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Q1_PMA_LANE1_SER_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln1_ser_test_bus INIT
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Q1_PMA_LANE1_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln1_serdes_rtl_ctrl INIT
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Q1_PMA_LANE1_SOFT_RESET_LOCK 1 INIT_G5C gpss1_pma_ln1_soft_reset INIT
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Q1_PMA_LANE2_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_des_clk_ctrl INIT
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Q1_PMA_LANE2_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln2_des_dfe_ctrl_2 INIT
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Q1_PMA_LANE2_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss1_pma_ln2_des_dfeem_ctrl_3 INIT
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Q1_PMA_LANE2_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln2_des_em_ctrl_2 INIT
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Q1_PMA_LANE2_DES_IN_TERM_LOCK 1 INIT_G5C gpss1_pma_ln2_des_in_term INIT
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Q1_PMA_LANE2_DES_PKDET_LOCK 1 INIT_G5C gpss1_pma_ln2_des_pkdet INIT
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Q1_PMA_LANE2_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_des_rtl_lock_ctrl INIT
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Q1_PMA_LANE2_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss1_pma_ln2_des_rxpll_div INIT
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Q1_PMA_LANE2_DES_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln2_des_test_bus INIT
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Q1_PMA_LANE2_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_clk_ctrl INIT
|
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Q1_PMA_LANE2_SER_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_ctrl INIT
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Q1_PMA_LANE2_SER_DRV_BYP_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_drv_byp INIT
|
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Q1_PMA_LANE2_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_drv_ctrl INIT
|
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Q1_PMA_LANE2_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_drv_ctrl_sel INIT
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Q1_PMA_LANE2_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_drv_data_ctrl INIT
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|
Q1_PMA_LANE2_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_rxdet_ctrl INIT
|
|
Q1_PMA_LANE2_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_term_ctrl INIT
|
|
Q1_PMA_LANE2_SER_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln2_ser_test_bus INIT
|
|
Q1_PMA_LANE2_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln2_serdes_rtl_ctrl INIT
|
|
Q1_PMA_LANE2_SOFT_RESET_LOCK 1 INIT_G5C gpss1_pma_ln2_soft_reset INIT
|
|
Q1_PMA_LANE3_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_des_clk_ctrl INIT
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|
Q1_PMA_LANE3_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln3_des_dfe_ctrl_2 INIT
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|
Q1_PMA_LANE3_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss1_pma_ln3_des_dfeem_ctrl_3 INIT
|
|
Q1_PMA_LANE3_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss1_pma_ln3_des_em_ctrl_2 INIT
|
|
Q1_PMA_LANE3_DES_IN_TERM_LOCK 1 INIT_G5C gpss1_pma_ln3_des_in_term INIT
|
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Q1_PMA_LANE3_DES_PKDET_LOCK 1 INIT_G5C gpss1_pma_ln3_des_pkdet INIT
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|
Q1_PMA_LANE3_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_des_rtl_lock_ctrl INIT
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|
Q1_PMA_LANE3_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss1_pma_ln3_des_rxpll_div INIT
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|
Q1_PMA_LANE3_DES_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln3_des_test_bus INIT
|
|
Q1_PMA_LANE3_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_clk_ctrl INIT
|
|
Q1_PMA_LANE3_SER_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_ctrl INIT
|
|
Q1_PMA_LANE3_SER_DRV_BYP_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_drv_byp INIT
|
|
Q1_PMA_LANE3_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_drv_ctrl INIT
|
|
Q1_PMA_LANE3_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_drv_ctrl_sel INIT
|
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Q1_PMA_LANE3_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_drv_data_ctrl INIT
|
|
Q1_PMA_LANE3_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_rxdet_ctrl INIT
|
|
Q1_PMA_LANE3_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_term_ctrl INIT
|
|
Q1_PMA_LANE3_SER_TEST_BUS_LOCK 1 INIT_G5C gpss1_pma_ln3_ser_test_bus INIT
|
|
Q1_PMA_LANE3_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss1_pma_ln3_serdes_rtl_ctrl INIT
|
|
Q1_PMA_LANE3_SOFT_RESET_LOCK 1 INIT_G5C gpss1_pma_ln3_soft_reset INIT
|
|
Q2_MAIN_SOFT_RESET_LOCK 1 INIT_G5C gpss2_gpssmain_soft_reset INIT
|
|
Q2_PCS_LANE0_L8_R0_LOCK 1 INIT_G5C gpss2_pcs_ln0_l8_r0 INIT
|
|
Q2_PCS_LANE0_LCLK_R0_LOCK 1 INIT_G5C gpss2_pcs_ln0_lclk_r0 INIT
|
|
Q2_PCS_LANE0_LCLK_R1_LOCK 1 INIT_G5C gpss2_pcs_ln0_lclk_r1 INIT
|
|
Q2_PCS_LANE0_LFWF_R0_LOCK 1 INIT_G5C gpss2_pcs_ln0_lfwf_r0 INIT
|
|
Q2_PCS_LANE0_LNTV_R0_LOCK 1 INIT_G5C gpss2_pcs_ln0_lntv_r0 INIT
|
|
Q2_PCS_LANE0_LOVR_R0_LOCK 1 INIT_G5C gpss2_pcs_ln0_lovr_r0 INIT
|
|
Q2_PCS_LANE0_LPIP_R0_LOCK 1 INIT_G5C gpss2_pcs_ln0_lpip_r0 INIT
|
|
Q2_PCS_LANE0_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss2_pcs_ln0_pma_ctrl_r0 INIT
|
|
Q2_PCS_LANE1_L8_R0_LOCK 1 INIT_G5C gpss2_pcs_ln1_l8_r0 INIT
|
|
Q2_PCS_LANE1_LCLK_R0_LOCK 1 INIT_G5C gpss2_pcs_ln1_lclk_r0 INIT
|
|
Q2_PCS_LANE1_LCLK_R1_LOCK 1 INIT_G5C gpss2_pcs_ln1_lclk_r1 INIT
|
|
Q2_PCS_LANE1_LFWF_R0_LOCK 1 INIT_G5C gpss2_pcs_ln1_lfwf_r0 INIT
|
|
Q2_PCS_LANE1_LNTV_R0_LOCK 1 INIT_G5C gpss2_pcs_ln1_lntv_r0 INIT
|
|
Q2_PCS_LANE1_LOVR_R0_LOCK 1 INIT_G5C gpss2_pcs_ln1_lovr_r0 INIT
|
|
Q2_PCS_LANE1_LPIP_R0_LOCK 1 INIT_G5C gpss2_pcs_ln1_lpip_r0 INIT
|
|
Q2_PCS_LANE1_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss2_pcs_ln1_pma_ctrl_r0 INIT
|
|
Q2_PCS_LANE2_L8_R0_LOCK 1 INIT_G5C gpss2_pcs_ln2_l8_r0 INIT
|
|
Q2_PCS_LANE2_LCLK_R0_LOCK 1 INIT_G5C gpss2_pcs_ln2_lclk_r0 INIT
|
|
Q2_PCS_LANE2_LCLK_R1_LOCK 1 INIT_G5C gpss2_pcs_ln2_lclk_r1 INIT
|
|
Q2_PCS_LANE2_LFWF_R0_LOCK 1 INIT_G5C gpss2_pcs_ln2_lfwf_r0 INIT
|
|
Q2_PCS_LANE2_LNTV_R0_LOCK 1 INIT_G5C gpss2_pcs_ln2_lntv_r0 INIT
|
|
Q2_PCS_LANE2_LOVR_R0_LOCK 1 INIT_G5C gpss2_pcs_ln2_lovr_r0 INIT
|
|
Q2_PCS_LANE2_LPIP_R0_LOCK 1 INIT_G5C gpss2_pcs_ln2_lpip_r0 INIT
|
|
Q2_PCS_LANE2_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss2_pcs_ln2_pma_ctrl_r0 INIT
|
|
Q2_PCS_LANE3_L8_R0_LOCK 1 INIT_G5C gpss2_pcs_ln3_l8_r0 INIT
|
|
Q2_PCS_LANE3_LCLK_R0_LOCK 1 INIT_G5C gpss2_pcs_ln3_lclk_r0 INIT
|
|
Q2_PCS_LANE3_LCLK_R1_LOCK 1 INIT_G5C gpss2_pcs_ln3_lclk_r1 INIT
|
|
Q2_PCS_LANE3_LFWF_R0_LOCK 1 INIT_G5C gpss2_pcs_ln3_lfwf_r0 INIT
|
|
Q2_PCS_LANE3_LNTV_R0_LOCK 1 INIT_G5C gpss2_pcs_ln3_lntv_r0 INIT
|
|
Q2_PCS_LANE3_LOVR_R0_LOCK 1 INIT_G5C gpss2_pcs_ln3_lovr_r0 INIT
|
|
Q2_PCS_LANE3_LPIP_R0_LOCK 1 INIT_G5C gpss2_pcs_ln3_lpip_r0 INIT
|
|
Q2_PCS_LANE3_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss2_pcs_ln3_pma_ctrl_r0 INIT
|
|
Q2_PCSCMN_GSSCLK_CTRL_LOCK 1 INIT_G5C gpss2_pcscmn_gssclk_ctrl INIT
|
|
Q2_PCSCMN_QDBG_R0_LOCK 1 INIT_G5C gpss2_pcscmn_qdbg_r0 INIT
|
|
Q2_PCSCMN_QRST_R0_LOCK 1 INIT_G5C gpss2_pcscmn_qrst_r0 INIT
|
|
Q2_PCSCMN_SOFT_RESET_LOCK 1 INIT_G5C gpss2_pcscmn_soft_reset INIT
|
|
Q2_PMA_CMN_SOFT_RESET_LOCK 1 INIT_G5C gpss2_pma_cmn_soft_reset INIT
|
|
Q2_PMA_CMN_TXPLL_CLK_SEL_LOCK 1 INIT_G5C gpss2_pma_cmn_txpll_clk_sel INIT
|
|
Q2_PMA_CMN_TXPLL_CLKBUF_LOCK 1 INIT_G5C gpss2_pma_cmn_txpll_clkbuf INIT
|
|
Q2_PMA_CMN_TXPLL_CTRL_LOCK 1 INIT_G5C gpss2_pma_cmn_txpll_ctrl INIT
|
|
Q2_PMA_CMN_TXPLL_DIV_1_LOCK 1 INIT_G5C gpss2_pma_cmn_txpll_div_1 INIT
|
|
Q2_PMA_CMN_TXPLL_DIV_2_LOCK 1 INIT_G5C gpss2_pma_cmn_txpll_div_2 INIT
|
|
Q2_PMA_LANE0_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_des_clk_ctrl INIT
|
|
Q2_PMA_LANE0_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln0_des_dfe_ctrl_2 INIT
|
|
Q2_PMA_LANE0_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss2_pma_ln0_des_dfeem_ctrl_3 INIT
|
|
Q2_PMA_LANE0_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln0_des_em_ctrl_2 INIT
|
|
Q2_PMA_LANE0_DES_IN_TERM_LOCK 1 INIT_G5C gpss2_pma_ln0_des_in_term INIT
|
|
Q2_PMA_LANE0_DES_PKDET_LOCK 1 INIT_G5C gpss2_pma_ln0_des_pkdet INIT
|
|
Q2_PMA_LANE0_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_des_rtl_lock_ctrl INIT
|
|
Q2_PMA_LANE0_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss2_pma_ln0_des_rxpll_div INIT
|
|
Q2_PMA_LANE0_DES_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln0_des_test_bus INIT
|
|
Q2_PMA_LANE0_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_clk_ctrl INIT
|
|
Q2_PMA_LANE0_SER_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_ctrl INIT
|
|
Q2_PMA_LANE0_SER_DRV_BYP_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_drv_byp INIT
|
|
Q2_PMA_LANE0_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_drv_ctrl INIT
|
|
Q2_PMA_LANE0_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_drv_ctrl_sel INIT
|
|
Q2_PMA_LANE0_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_drv_data_ctrl INIT
|
|
Q2_PMA_LANE0_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_rxdet_ctrl INIT
|
|
Q2_PMA_LANE0_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_term_ctrl INIT
|
|
Q2_PMA_LANE0_SER_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln0_ser_test_bus INIT
|
|
Q2_PMA_LANE0_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln0_serdes_rtl_ctrl INIT
|
|
Q2_PMA_LANE0_SOFT_RESET_LOCK 1 INIT_G5C gpss2_pma_ln0_soft_reset INIT
|
|
Q2_PMA_LANE1_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_des_clk_ctrl INIT
|
|
Q2_PMA_LANE1_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln1_des_dfe_ctrl_2 INIT
|
|
Q2_PMA_LANE1_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss2_pma_ln1_des_dfeem_ctrl_3 INIT
|
|
Q2_PMA_LANE1_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln1_des_em_ctrl_2 INIT
|
|
Q2_PMA_LANE1_DES_IN_TERM_LOCK 1 INIT_G5C gpss2_pma_ln1_des_in_term INIT
|
|
Q2_PMA_LANE1_DES_PKDET_LOCK 1 INIT_G5C gpss2_pma_ln1_des_pkdet INIT
|
|
Q2_PMA_LANE1_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_des_rtl_lock_ctrl INIT
|
|
Q2_PMA_LANE1_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss2_pma_ln1_des_rxpll_div INIT
|
|
Q2_PMA_LANE1_DES_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln1_des_test_bus INIT
|
|
Q2_PMA_LANE1_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_clk_ctrl INIT
|
|
Q2_PMA_LANE1_SER_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_ctrl INIT
|
|
Q2_PMA_LANE1_SER_DRV_BYP_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_drv_byp INIT
|
|
Q2_PMA_LANE1_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_drv_ctrl INIT
|
|
Q2_PMA_LANE1_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_drv_ctrl_sel INIT
|
|
Q2_PMA_LANE1_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_drv_data_ctrl INIT
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|
Q2_PMA_LANE1_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_rxdet_ctrl INIT
|
|
Q2_PMA_LANE1_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_term_ctrl INIT
|
|
Q2_PMA_LANE1_SER_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln1_ser_test_bus INIT
|
|
Q2_PMA_LANE1_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln1_serdes_rtl_ctrl INIT
|
|
Q2_PMA_LANE1_SOFT_RESET_LOCK 1 INIT_G5C gpss2_pma_ln1_soft_reset INIT
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|
Q2_PMA_LANE2_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_des_clk_ctrl INIT
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|
Q2_PMA_LANE2_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln2_des_dfe_ctrl_2 INIT
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Q2_PMA_LANE2_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss2_pma_ln2_des_dfeem_ctrl_3 INIT
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|
Q2_PMA_LANE2_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln2_des_em_ctrl_2 INIT
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|
Q2_PMA_LANE2_DES_IN_TERM_LOCK 1 INIT_G5C gpss2_pma_ln2_des_in_term INIT
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Q2_PMA_LANE2_DES_PKDET_LOCK 1 INIT_G5C gpss2_pma_ln2_des_pkdet INIT
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Q2_PMA_LANE2_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_des_rtl_lock_ctrl INIT
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Q2_PMA_LANE2_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss2_pma_ln2_des_rxpll_div INIT
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Q2_PMA_LANE2_DES_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln2_des_test_bus INIT
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Q2_PMA_LANE2_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_clk_ctrl INIT
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Q2_PMA_LANE2_SER_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_ctrl INIT
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Q2_PMA_LANE2_SER_DRV_BYP_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_drv_byp INIT
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Q2_PMA_LANE2_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_drv_ctrl INIT
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Q2_PMA_LANE2_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_drv_ctrl_sel INIT
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Q2_PMA_LANE2_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_drv_data_ctrl INIT
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Q2_PMA_LANE2_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_rxdet_ctrl INIT
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Q2_PMA_LANE2_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_term_ctrl INIT
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Q2_PMA_LANE2_SER_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln2_ser_test_bus INIT
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Q2_PMA_LANE2_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln2_serdes_rtl_ctrl INIT
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Q2_PMA_LANE2_SOFT_RESET_LOCK 1 INIT_G5C gpss2_pma_ln2_soft_reset INIT
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Q2_PMA_LANE3_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_des_clk_ctrl INIT
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Q2_PMA_LANE3_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln3_des_dfe_ctrl_2 INIT
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Q2_PMA_LANE3_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss2_pma_ln3_des_dfeem_ctrl_3 INIT
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Q2_PMA_LANE3_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss2_pma_ln3_des_em_ctrl_2 INIT
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Q2_PMA_LANE3_DES_IN_TERM_LOCK 1 INIT_G5C gpss2_pma_ln3_des_in_term INIT
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Q2_PMA_LANE3_DES_PKDET_LOCK 1 INIT_G5C gpss2_pma_ln3_des_pkdet INIT
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Q2_PMA_LANE3_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_des_rtl_lock_ctrl INIT
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Q2_PMA_LANE3_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss2_pma_ln3_des_rxpll_div INIT
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Q2_PMA_LANE3_DES_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln3_des_test_bus INIT
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Q2_PMA_LANE3_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_clk_ctrl INIT
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Q2_PMA_LANE3_SER_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_ctrl INIT
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Q2_PMA_LANE3_SER_DRV_BYP_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_drv_byp INIT
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Q2_PMA_LANE3_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_drv_ctrl INIT
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Q2_PMA_LANE3_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_drv_ctrl_sel INIT
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Q2_PMA_LANE3_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_drv_data_ctrl INIT
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Q2_PMA_LANE3_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_rxdet_ctrl INIT
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Q2_PMA_LANE3_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_term_ctrl INIT
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Q2_PMA_LANE3_SER_TEST_BUS_LOCK 1 INIT_G5C gpss2_pma_ln3_ser_test_bus INIT
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Q2_PMA_LANE3_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss2_pma_ln3_serdes_rtl_ctrl INIT
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Q2_PMA_LANE3_SOFT_RESET_LOCK 1 INIT_G5C gpss2_pma_ln3_soft_reset INIT
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Q3_MAIN_SOFT_RESET_LOCK 1 INIT_G5C gpss3_gpssmain_soft_reset INIT
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Q3_PCS_LANE0_L8_R0_LOCK 1 INIT_G5C gpss3_pcs_ln0_l8_r0 INIT
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Q3_PCS_LANE0_LCLK_R0_LOCK 1 INIT_G5C gpss3_pcs_ln0_lclk_r0 INIT
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Q3_PCS_LANE0_LCLK_R1_LOCK 1 INIT_G5C gpss3_pcs_ln0_lclk_r1 INIT
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Q3_PCS_LANE0_LFWF_R0_LOCK 1 INIT_G5C gpss3_pcs_ln0_lfwf_r0 INIT
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Q3_PCS_LANE0_LNTV_R0_LOCK 1 INIT_G5C gpss3_pcs_ln0_lntv_r0 INIT
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Q3_PCS_LANE0_LOVR_R0_LOCK 1 INIT_G5C gpss3_pcs_ln0_lovr_r0 INIT
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|
Q3_PCS_LANE0_LPIP_R0_LOCK 1 INIT_G5C gpss3_pcs_ln0_lpip_r0 INIT
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|
Q3_PCS_LANE0_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss3_pcs_ln0_pma_ctrl_r0 INIT
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Q3_PCS_LANE1_L8_R0_LOCK 1 INIT_G5C gpss3_pcs_ln1_l8_r0 INIT
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Q3_PCS_LANE1_LCLK_R0_LOCK 1 INIT_G5C gpss3_pcs_ln1_lclk_r0 INIT
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Q3_PCS_LANE1_LCLK_R1_LOCK 1 INIT_G5C gpss3_pcs_ln1_lclk_r1 INIT
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|
Q3_PCS_LANE1_LFWF_R0_LOCK 1 INIT_G5C gpss3_pcs_ln1_lfwf_r0 INIT
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|
Q3_PCS_LANE1_LNTV_R0_LOCK 1 INIT_G5C gpss3_pcs_ln1_lntv_r0 INIT
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|
Q3_PCS_LANE1_LOVR_R0_LOCK 1 INIT_G5C gpss3_pcs_ln1_lovr_r0 INIT
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|
Q3_PCS_LANE1_LPIP_R0_LOCK 1 INIT_G5C gpss3_pcs_ln1_lpip_r0 INIT
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|
Q3_PCS_LANE1_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss3_pcs_ln1_pma_ctrl_r0 INIT
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Q3_PCS_LANE2_L8_R0_LOCK 1 INIT_G5C gpss3_pcs_ln2_l8_r0 INIT
|
|
Q3_PCS_LANE2_LCLK_R0_LOCK 1 INIT_G5C gpss3_pcs_ln2_lclk_r0 INIT
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|
Q3_PCS_LANE2_LCLK_R1_LOCK 1 INIT_G5C gpss3_pcs_ln2_lclk_r1 INIT
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|
Q3_PCS_LANE2_LFWF_R0_LOCK 1 INIT_G5C gpss3_pcs_ln2_lfwf_r0 INIT
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|
Q3_PCS_LANE2_LNTV_R0_LOCK 1 INIT_G5C gpss3_pcs_ln2_lntv_r0 INIT
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|
Q3_PCS_LANE2_LOVR_R0_LOCK 1 INIT_G5C gpss3_pcs_ln2_lovr_r0 INIT
|
|
Q3_PCS_LANE2_LPIP_R0_LOCK 1 INIT_G5C gpss3_pcs_ln2_lpip_r0 INIT
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|
Q3_PCS_LANE2_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss3_pcs_ln2_pma_ctrl_r0 INIT
|
|
Q3_PCS_LANE3_L8_R0_LOCK 1 INIT_G5C gpss3_pcs_ln3_l8_r0 INIT
|
|
Q3_PCS_LANE3_LCLK_R0_LOCK 1 INIT_G5C gpss3_pcs_ln3_lclk_r0 INIT
|
|
Q3_PCS_LANE3_LCLK_R1_LOCK 1 INIT_G5C gpss3_pcs_ln3_lclk_r1 INIT
|
|
Q3_PCS_LANE3_LFWF_R0_LOCK 1 INIT_G5C gpss3_pcs_ln3_lfwf_r0 INIT
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|
Q3_PCS_LANE3_LNTV_R0_LOCK 1 INIT_G5C gpss3_pcs_ln3_lntv_r0 INIT
|
|
Q3_PCS_LANE3_LOVR_R0_LOCK 1 INIT_G5C gpss3_pcs_ln3_lovr_r0 INIT
|
|
Q3_PCS_LANE3_LPIP_R0_LOCK 1 INIT_G5C gpss3_pcs_ln3_lpip_r0 INIT
|
|
Q3_PCS_LANE3_PMA_CTRL_R0_LOCK 1 INIT_G5C gpss3_pcs_ln3_pma_ctrl_r0 INIT
|
|
Q3_PCSCMN_GSSCLK_CTRL_LOCK 1 INIT_G5C gpss3_pcscmn_gssclk_ctrl INIT
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|
Q3_PCSCMN_QDBG_R0_LOCK 1 INIT_G5C gpss3_pcscmn_qdbg_r0 INIT
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Q3_PCSCMN_QRST_R0_LOCK 1 INIT_G5C gpss3_pcscmn_qrst_r0 INIT
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|
Q3_PCSCMN_SOFT_RESET_LOCK 1 INIT_G5C gpss3_pcscmn_soft_reset INIT
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|
Q3_PMA_CMN_SOFT_RESET_LOCK 1 INIT_G5C gpss3_pma_cmn_soft_reset INIT
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|
Q3_PMA_CMN_TXPLL_CLK_SEL_LOCK 1 INIT_G5C gpss3_pma_cmn_txpll_clk_sel INIT
|
|
Q3_PMA_CMN_TXPLL_CLKBUF_LOCK 1 INIT_G5C gpss3_pma_cmn_txpll_clkbuf INIT
|
|
Q3_PMA_CMN_TXPLL_CTRL_LOCK 1 INIT_G5C gpss3_pma_cmn_txpll_ctrl INIT
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|
Q3_PMA_CMN_TXPLL_DIV_1_LOCK 1 INIT_G5C gpss3_pma_cmn_txpll_div_1 INIT
|
|
Q3_PMA_CMN_TXPLL_DIV_2_LOCK 1 INIT_G5C gpss3_pma_cmn_txpll_div_2 INIT
|
|
Q3_PMA_LANE0_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_des_clk_ctrl INIT
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|
Q3_PMA_LANE0_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln0_des_dfe_ctrl_2 INIT
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|
Q3_PMA_LANE0_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss3_pma_ln0_des_dfeem_ctrl_3 INIT
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|
Q3_PMA_LANE0_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln0_des_em_ctrl_2 INIT
|
|
Q3_PMA_LANE0_DES_IN_TERM_LOCK 1 INIT_G5C gpss3_pma_ln0_des_in_term INIT
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|
Q3_PMA_LANE0_DES_PKDET_LOCK 1 INIT_G5C gpss3_pma_ln0_des_pkdet INIT
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|
Q3_PMA_LANE0_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_des_rtl_lock_ctrl INIT
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|
Q3_PMA_LANE0_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss3_pma_ln0_des_rxpll_div INIT
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|
Q3_PMA_LANE0_DES_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln0_des_test_bus INIT
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|
Q3_PMA_LANE0_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_clk_ctrl INIT
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|
Q3_PMA_LANE0_SER_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_ctrl INIT
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|
Q3_PMA_LANE0_SER_DRV_BYP_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_drv_byp INIT
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|
Q3_PMA_LANE0_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_drv_ctrl INIT
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|
Q3_PMA_LANE0_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_drv_ctrl_sel INIT
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|
Q3_PMA_LANE0_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_drv_data_ctrl INIT
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|
Q3_PMA_LANE0_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_rxdet_ctrl INIT
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|
Q3_PMA_LANE0_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_term_ctrl INIT
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|
Q3_PMA_LANE0_SER_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln0_ser_test_bus INIT
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|
Q3_PMA_LANE0_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln0_serdes_rtl_ctrl INIT
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|
Q3_PMA_LANE0_SOFT_RESET_LOCK 1 INIT_G5C gpss3_pma_ln0_soft_reset INIT
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|
Q3_PMA_LANE1_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_des_clk_ctrl INIT
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|
Q3_PMA_LANE1_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln1_des_dfe_ctrl_2 INIT
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|
Q3_PMA_LANE1_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss3_pma_ln1_des_dfeem_ctrl_3 INIT
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|
Q3_PMA_LANE1_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln1_des_em_ctrl_2 INIT
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|
Q3_PMA_LANE1_DES_IN_TERM_LOCK 1 INIT_G5C gpss3_pma_ln1_des_in_term INIT
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Q3_PMA_LANE1_DES_PKDET_LOCK 1 INIT_G5C gpss3_pma_ln1_des_pkdet INIT
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Q3_PMA_LANE1_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_des_rtl_lock_ctrl INIT
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|
Q3_PMA_LANE1_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss3_pma_ln1_des_rxpll_div INIT
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Q3_PMA_LANE1_DES_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln1_des_test_bus INIT
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|
Q3_PMA_LANE1_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_clk_ctrl INIT
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Q3_PMA_LANE1_SER_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_ctrl INIT
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Q3_PMA_LANE1_SER_DRV_BYP_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_drv_byp INIT
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|
Q3_PMA_LANE1_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_drv_ctrl INIT
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|
Q3_PMA_LANE1_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_drv_ctrl_sel INIT
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Q3_PMA_LANE1_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_drv_data_ctrl INIT
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Q3_PMA_LANE1_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_rxdet_ctrl INIT
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|
Q3_PMA_LANE1_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_term_ctrl INIT
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|
Q3_PMA_LANE1_SER_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln1_ser_test_bus INIT
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|
Q3_PMA_LANE1_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln1_serdes_rtl_ctrl INIT
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Q3_PMA_LANE1_SOFT_RESET_LOCK 1 INIT_G5C gpss3_pma_ln1_soft_reset INIT
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|
Q3_PMA_LANE2_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_des_clk_ctrl INIT
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Q3_PMA_LANE2_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln2_des_dfe_ctrl_2 INIT
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Q3_PMA_LANE2_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss3_pma_ln2_des_dfeem_ctrl_3 INIT
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Q3_PMA_LANE2_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln2_des_em_ctrl_2 INIT
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|
Q3_PMA_LANE2_DES_IN_TERM_LOCK 1 INIT_G5C gpss3_pma_ln2_des_in_term INIT
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|
Q3_PMA_LANE2_DES_PKDET_LOCK 1 INIT_G5C gpss3_pma_ln2_des_pkdet INIT
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|
Q3_PMA_LANE2_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_des_rtl_lock_ctrl INIT
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|
Q3_PMA_LANE2_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss3_pma_ln2_des_rxpll_div INIT
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|
Q3_PMA_LANE2_DES_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln2_des_test_bus INIT
|
|
Q3_PMA_LANE2_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_clk_ctrl INIT
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|
Q3_PMA_LANE2_SER_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_ctrl INIT
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|
Q3_PMA_LANE2_SER_DRV_BYP_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_drv_byp INIT
|
|
Q3_PMA_LANE2_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_drv_ctrl INIT
|
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Q3_PMA_LANE2_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_drv_ctrl_sel INIT
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Q3_PMA_LANE2_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_drv_data_ctrl INIT
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|
Q3_PMA_LANE2_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_rxdet_ctrl INIT
|
|
Q3_PMA_LANE2_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_term_ctrl INIT
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|
Q3_PMA_LANE2_SER_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln2_ser_test_bus INIT
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Q3_PMA_LANE2_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln2_serdes_rtl_ctrl INIT
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Q3_PMA_LANE2_SOFT_RESET_LOCK 1 INIT_G5C gpss3_pma_ln2_soft_reset INIT
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|
Q3_PMA_LANE3_DES_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_des_clk_ctrl INIT
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|
Q3_PMA_LANE3_DES_DFE_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln3_des_dfe_ctrl_2 INIT
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|
Q3_PMA_LANE3_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C gpss3_pma_ln3_des_dfeem_ctrl_3 INIT
|
|
Q3_PMA_LANE3_DES_EM_CTRL_2_LOCK 1 INIT_G5C gpss3_pma_ln3_des_em_ctrl_2 INIT
|
|
Q3_PMA_LANE3_DES_IN_TERM_LOCK 1 INIT_G5C gpss3_pma_ln3_des_in_term INIT
|
|
Q3_PMA_LANE3_DES_PKDET_LOCK 1 INIT_G5C gpss3_pma_ln3_des_pkdet INIT
|
|
Q3_PMA_LANE3_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_des_rtl_lock_ctrl INIT
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|
Q3_PMA_LANE3_DES_RXPLL_DIV_LOCK 1 INIT_G5C gpss3_pma_ln3_des_rxpll_div INIT
|
|
Q3_PMA_LANE3_DES_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln3_des_test_bus INIT
|
|
Q3_PMA_LANE3_SER_CLK_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_clk_ctrl INIT
|
|
Q3_PMA_LANE3_SER_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_ctrl INIT
|
|
Q3_PMA_LANE3_SER_DRV_BYP_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_drv_byp INIT
|
|
Q3_PMA_LANE3_SER_DRV_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_drv_ctrl INIT
|
|
Q3_PMA_LANE3_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_drv_ctrl_sel INIT
|
|
Q3_PMA_LANE3_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_drv_data_ctrl INIT
|
|
Q3_PMA_LANE3_SER_RXDET_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_rxdet_ctrl INIT
|
|
Q3_PMA_LANE3_SER_TERM_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_term_ctrl INIT
|
|
Q3_PMA_LANE3_SER_TEST_BUS_LOCK 1 INIT_G5C gpss3_pma_ln3_ser_test_bus INIT
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|
Q3_PMA_LANE3_SERDES_RTL_CTRL_LOCK 1 INIT_G5C gpss3_pma_ln3_serdes_rtl_ctrl INIT
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Q3_PMA_LANE3_SOFT_RESET_LOCK 1 INIT_G5C gpss3_pma_ln3_soft_reset INIT
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PCIE0_PCIE_CTRL_AXI_SLAVE_PCIE_ATR_CFG0_LOCK 1 INIT_G5C pcie0_pcie_ctrl_axi_slave_pcie_atr_cfg0 INIT
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PCIE0_PCIE_CTRL_AXI_SLAVE_PCIE_ATR_CFG1_LOCK 1 INIT_G5C pcie0_pcie_ctrl_axi_slave_pcie_atr_cfg1 INIT
|
|
PCIE0_PCIE_CTRL_CLOCK_CONTROL_LOCK 1 INIT_G5C pcie0_pcie_ctrl_clock_control INIT
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|
PCIE0_PCIE_CTRL_DEV_CONTROL_LOCK 1 INIT_G5C pcie0_pcie_ctrl_dev_control INIT
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|
PCIE0_PCIE_CTRL_PCICONF_PCI_IDS_31_0_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pciconf_pci_ids_31_0 INIT
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|
PCIE0_PCIE_CTRL_PCICONF_PCI_IDS_63_32_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pciconf_pci_ids_63_32 INIT
|
|
PCIE0_PCIE_CTRL_PCICONF_PCI_IDS_95_64_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pciconf_pci_ids_95_64 INIT
|
|
PCIE0_PCIE_CTRL_PCICONF_PCI_IDS_OVERRIDE_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pciconf_pci_ids_override INIT
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|
PCIE0_PCIE_CTRL_PCIE_AXI_MASTER_ATR_CFG0_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pcie_axi_master_atr_cfg0 INIT
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|
PCIE0_PCIE_CTRL_PCIE_AXI_MASTER_ATR_CFG1_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pcie_axi_master_atr_cfg1 INIT
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|
PCIE0_PCIE_CTRL_PCIE_AXI_MASTER_ATR_CFG2_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pcie_axi_master_atr_cfg2 INIT
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|
PCIE0_PCIE_CTRL_PCIE_BAR_WIN_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pcie_bar_win INIT
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|
PCIE0_PCIE_CTRL_PCIE_PEX_DEV_LINK_SPC2_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pcie_pex_dev_link_spc2 INIT
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|
PCIE0_PCIE_CTRL_PCIE_PEX_SPC_LOCK 1 INIT_G5C pcie0_pcie_ctrl_pcie_pex_spc INIT
|
|
PCIE0_PCIE_CTRL_SOFT_RESET_LOCK 1 INIT_G5C pcie0_pcie_ctrl_soft_reset INIT
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|
PCIE1_PCIE_CTRL_AXI_SLAVE_PCIE_ATR_CFG0_LOCK 1 INIT_G5C pcie1_pcie_ctrl_axi_slave_pcie_atr_cfg0 INIT
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|
PCIE1_PCIE_CTRL_AXI_SLAVE_PCIE_ATR_CFG1_LOCK 1 INIT_G5C pcie1_pcie_ctrl_axi_slave_pcie_atr_cfg1 INIT
|
|
PCIE1_PCIE_CTRL_CLOCK_CONTROL_LOCK 1 INIT_G5C pcie1_pcie_ctrl_clock_control INIT
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|
PCIE1_PCIE_CTRL_DEV_CONTROL_LOCK 1 INIT_G5C pcie1_pcie_ctrl_dev_control INIT
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|
PCIE1_PCIE_CTRL_PCICONF_PCI_IDS_31_0_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pciconf_pci_ids_31_0 INIT
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|
PCIE1_PCIE_CTRL_PCICONF_PCI_IDS_63_32_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pciconf_pci_ids_63_32 INIT
|
|
PCIE1_PCIE_CTRL_PCICONF_PCI_IDS_95_64_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pciconf_pci_ids_95_64 INIT
|
|
PCIE1_PCIE_CTRL_PCICONF_PCI_IDS_OVERRIDE_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pciconf_pci_ids_override INIT
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|
PCIE1_PCIE_CTRL_PCIE_AXI_MASTER_ATR_CFG0_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pcie_axi_master_atr_cfg0 INIT
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|
PCIE1_PCIE_CTRL_PCIE_AXI_MASTER_ATR_CFG1_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pcie_axi_master_atr_cfg1 INIT
|
|
PCIE1_PCIE_CTRL_PCIE_AXI_MASTER_ATR_CFG2_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pcie_axi_master_atr_cfg2 INIT
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|
PCIE1_PCIE_CTRL_PCIE_BAR_WIN_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pcie_bar_win INIT
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|
PCIE1_PCIE_CTRL_PCIE_PEX_DEV_LINK_SPC2_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pcie_pex_dev_link_spc2 INIT
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|
PCIE1_PCIE_CTRL_PCIE_PEX_SPC_LOCK 1 INIT_G5C pcie1_pcie_ctrl_pcie_pex_spc INIT
|
|
PCIE1_PCIE_CTRL_SOFT_RESET_LOCK 1 INIT_G5C pcie1_pcie_ctrl_soft_reset INIT
|
|
Q0_TXPLL0_EXTPLL_CLK_SEL_LOCK 1 INIT_G5C pciess_extpll_0_extpll_clk_sel INIT
|
|
Q0_TXPLL0_EXTPLL_CLKBUF_LOCK 1 INIT_G5C pciess_extpll_0_extpll_clkbuf INIT
|
|
Q0_TXPLL0_EXTPLL_CTRL_LOCK 1 INIT_G5C pciess_extpll_0_extpll_ctrl INIT
|
|
Q0_TXPLL0_EXTPLL_DIV_1_LOCK 1 INIT_G5C pciess_extpll_0_extpll_div_1 INIT
|
|
Q0_TXPLL0_EXTPLL_DIV_2_LOCK 1 INIT_G5C pciess_extpll_0_extpll_div_2 INIT
|
|
Q0_TXPLL0_SOFT_RESET_LOCK 1 INIT_G5C pciess_extpll_0_soft_reset INIT
|
|
Q0_TXPLL1_EXTPLL_CLK_SEL_LOCK 1 INIT_G5C pciess_extpll_1_extpll_clk_sel INIT
|
|
Q0_TXPLL1_EXTPLL_CLKBUF_LOCK 1 INIT_G5C pciess_extpll_1_extpll_clkbuf INIT
|
|
Q0_TXPLL1_EXTPLL_CTRL_LOCK 1 INIT_G5C pciess_extpll_1_extpll_ctrl INIT
|
|
Q0_TXPLL1_EXTPLL_DIV_1_LOCK 1 INIT_G5C pciess_extpll_1_extpll_div_1 INIT
|
|
Q0_TXPLL1_EXTPLL_DIV_2_LOCK 1 INIT_G5C pciess_extpll_1_extpll_div_2 INIT
|
|
Q0_TXPLL1_SOFT_RESET_LOCK 1 INIT_G5C pciess_extpll_1_soft_reset INIT
|
|
G5_CONTROL_TVS_SOFT_RESET_LOCK 1 INIT_G5C pciess_g5_control_scb_soft_reset INIT
|
|
G5_CONTROL_TVS_TVS_CONTROL_LOCK 1 INIT_G5C pciess_g5_control_scb_tvs_control INIT
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|
G5_CONTROL_TVS_TVS_TRIGGER_LOCK 1 INIT_G5C pciess_g5_control_scb_tvs_trigger INIT
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|
G5_CONTROL_VOLTAGEDETECT_VDETECTOR_LOCK 1 INIT_G5C pciess_g5_control_scb_vdetector INIT
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CRYPTO_CONTROL_USER_LOCK 1 INIT_G5C pciess_g5_us_crypto_top_control_user INIT
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CRYPTO_DLL_CTRL0_LOCK 1 INIT_G5C pciess_g5_us_crypto_top_dll_ctrl0 INIT
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CRYPTO_DLL_CTRL1_LOCK 1 INIT_G5C pciess_g5_us_crypto_top_dll_ctrl1 INIT
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CRYPTO_DLL_STAT0_LOCK 1 INIT_G5C pciess_g5_us_crypto_top_dll_stat0 INIT
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CRYPTO_INTERRUPT_ENABLE_LOCK 1 INIT_G5C pciess_g5_us_crypto_top_interrupt_enable INIT
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CRYPTO_MARGIN_LOCK 1 INIT_G5C pciess_g5_us_crypto_top_margin INIT
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CRYPTO_SOFT_RESET_LOCK 1 INIT_G5C pciess_g5_us_crypto_top_soft_reset INIT
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Q0_MAIN_CLK_CTRL_LOCK 1 INIT_G5C pciess_main_clk_ctrl INIT
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Q0_MAIN_DLL_CTRL0_LOCK 1 INIT_G5C pciess_main_dll_ctrl0 INIT
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Q0_MAIN_DLL_CTRL1_LOCK 1 INIT_G5C pciess_main_dll_ctrl1 INIT
|
|
Q0_MAIN_DLL_STAT0_LOCK 1 INIT_G5C pciess_main_dll_stat0 INIT
|
|
Q0_MAIN_EXT_PIPE_CLK_CTRL_LOCK 1 INIT_G5C pciess_main_ext_pipe_clk_ctrl INIT
|
|
Q0_MAIN_INT_PIPE_CLK_CTRL_LOCK 1 INIT_G5C pciess_main_int_pipe_clk_ctrl INIT
|
|
Q0_MAIN_MAJOR_LOCK 1 INIT_G5C pciess_main_major INIT
|
|
Q0_MAIN_OVRLY_LOCK 1 INIT_G5C pciess_main_ovrly INIT
|
|
Q0_MAIN_QMUX_R0_LOCK 1 INIT_G5C pciess_main_qmux_r0 INIT
|
|
Q0_MAIN_SOFT_RESET_LOCK 1 INIT_G5C pciess_main_soft_reset INIT
|
|
Q0_PCS_LANE0_L8_R0_LOCK 1 INIT_G5C pciess_pcs_ln0_l8_r0 INIT
|
|
Q0_PCS_LANE0_LCLK_R0_LOCK 1 INIT_G5C pciess_pcs_ln0_lclk_r0 INIT
|
|
Q0_PCS_LANE0_LCLK_R1_LOCK 1 INIT_G5C pciess_pcs_ln0_lclk_r1 INIT
|
|
Q0_PCS_LANE0_LFWF_R0_LOCK 1 INIT_G5C pciess_pcs_ln0_lfwf_r0 INIT
|
|
Q0_PCS_LANE0_LNTV_R0_LOCK 1 INIT_G5C pciess_pcs_ln0_lntv_r0 INIT
|
|
Q0_PCS_LANE0_LOVR_R0_LOCK 1 INIT_G5C pciess_pcs_ln0_lovr_r0 INIT
|
|
Q0_PCS_LANE0_LPIP_R0_LOCK 1 INIT_G5C pciess_pcs_ln0_lpip_r0 INIT
|
|
Q0_PCS_LANE0_PMA_CTRL_R0_LOCK 1 INIT_G5C pciess_pcs_ln0_pma_ctrl_r0 INIT
|
|
Q0_PCS_LANE1_L8_R0_LOCK 1 INIT_G5C pciess_pcs_ln1_l8_r0 INIT
|
|
Q0_PCS_LANE1_LCLK_R0_LOCK 1 INIT_G5C pciess_pcs_ln1_lclk_r0 INIT
|
|
Q0_PCS_LANE1_LCLK_R1_LOCK 1 INIT_G5C pciess_pcs_ln1_lclk_r1 INIT
|
|
Q0_PCS_LANE1_LFWF_R0_LOCK 1 INIT_G5C pciess_pcs_ln1_lfwf_r0 INIT
|
|
Q0_PCS_LANE1_LNTV_R0_LOCK 1 INIT_G5C pciess_pcs_ln1_lntv_r0 INIT
|
|
Q0_PCS_LANE1_LOVR_R0_LOCK 1 INIT_G5C pciess_pcs_ln1_lovr_r0 INIT
|
|
Q0_PCS_LANE1_LPIP_R0_LOCK 1 INIT_G5C pciess_pcs_ln1_lpip_r0 INIT
|
|
Q0_PCS_LANE1_PMA_CTRL_R0_LOCK 1 INIT_G5C pciess_pcs_ln1_pma_ctrl_r0 INIT
|
|
Q0_PCS_LANE2_L8_R0_LOCK 1 INIT_G5C pciess_pcs_ln2_l8_r0 INIT
|
|
Q0_PCS_LANE2_LCLK_R0_LOCK 1 INIT_G5C pciess_pcs_ln2_lclk_r0 INIT
|
|
Q0_PCS_LANE2_LCLK_R1_LOCK 1 INIT_G5C pciess_pcs_ln2_lclk_r1 INIT
|
|
Q0_PCS_LANE2_LFWF_R0_LOCK 1 INIT_G5C pciess_pcs_ln2_lfwf_r0 INIT
|
|
Q0_PCS_LANE2_LNTV_R0_LOCK 1 INIT_G5C pciess_pcs_ln2_lntv_r0 INIT
|
|
Q0_PCS_LANE2_LOVR_R0_LOCK 1 INIT_G5C pciess_pcs_ln2_lovr_r0 INIT
|
|
Q0_PCS_LANE2_LPIP_R0_LOCK 1 INIT_G5C pciess_pcs_ln2_lpip_r0 INIT
|
|
Q0_PCS_LANE2_PMA_CTRL_R0_LOCK 1 INIT_G5C pciess_pcs_ln2_pma_ctrl_r0 INIT
|
|
Q0_PCS_LANE3_L8_R0_LOCK 1 INIT_G5C pciess_pcs_ln3_l8_r0 INIT
|
|
Q0_PCS_LANE3_LCLK_R0_LOCK 1 INIT_G5C pciess_pcs_ln3_lclk_r0 INIT
|
|
Q0_PCS_LANE3_LCLK_R1_LOCK 1 INIT_G5C pciess_pcs_ln3_lclk_r1 INIT
|
|
Q0_PCS_LANE3_LFWF_R0_LOCK 1 INIT_G5C pciess_pcs_ln3_lfwf_r0 INIT
|
|
Q0_PCS_LANE3_LNTV_R0_LOCK 1 INIT_G5C pciess_pcs_ln3_lntv_r0 INIT
|
|
Q0_PCS_LANE3_LOVR_R0_LOCK 1 INIT_G5C pciess_pcs_ln3_lovr_r0 INIT
|
|
Q0_PCS_LANE3_LPIP_R0_LOCK 1 INIT_G5C pciess_pcs_ln3_lpip_r0 INIT
|
|
Q0_PCS_LANE3_PMA_CTRL_R0_LOCK 1 INIT_G5C pciess_pcs_ln3_pma_ctrl_r0 INIT
|
|
Q0_PCSCMN_GSSCLK_CTRL_LOCK 1 INIT_G5C pciess_pcscmn_gssclk_ctrl INIT
|
|
Q0_PCSCMN_QDBG_R0_LOCK 1 INIT_G5C pciess_pcscmn_qdbg_r0 INIT
|
|
Q0_PCSCMN_QRST_R0_LOCK 1 INIT_G5C pciess_pcscmn_qrst_r0 INIT
|
|
Q0_PCSCMN_SOFT_RESET_LOCK 1 INIT_G5C pciess_pcscmn_soft_reset INIT
|
|
Q0_PMA_CMN_SOFT_RESET_LOCK 1 INIT_G5C pciess_pma_cmn_soft_reset INIT
|
|
Q0_PMA_CMN_TXPLL_CLK_SEL_LOCK 1 INIT_G5C pciess_pma_cmn_txpll_clk_sel INIT
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|
Q0_PMA_CMN_TXPLL_CLKBUF_LOCK 1 INIT_G5C pciess_pma_cmn_txpll_clkbuf INIT
|
|
Q0_PMA_CMN_TXPLL_CTRL_LOCK 1 INIT_G5C pciess_pma_cmn_txpll_ctrl INIT
|
|
Q0_PMA_CMN_TXPLL_DIV_1_LOCK 1 INIT_G5C pciess_pma_cmn_txpll_div_1 INIT
|
|
Q0_PMA_CMN_TXPLL_DIV_2_LOCK 1 INIT_G5C pciess_pma_cmn_txpll_div_2 INIT
|
|
Q0_PMA_LANE0_DES_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_des_clk_ctrl INIT
|
|
Q0_PMA_LANE0_DES_DFE_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln0_des_dfe_ctrl_2 INIT
|
|
Q0_PMA_LANE0_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C pciess_pma_ln0_des_dfeem_ctrl_3 INIT
|
|
Q0_PMA_LANE0_DES_EM_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln0_des_em_ctrl_2 INIT
|
|
Q0_PMA_LANE0_DES_IN_TERM_LOCK 1 INIT_G5C pciess_pma_ln0_des_in_term INIT
|
|
Q0_PMA_LANE0_DES_PKDET_LOCK 1 INIT_G5C pciess_pma_ln0_des_pkdet INIT
|
|
Q0_PMA_LANE0_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_des_rtl_lock_ctrl INIT
|
|
Q0_PMA_LANE0_DES_RXPLL_DIV_LOCK 1 INIT_G5C pciess_pma_ln0_des_rxpll_div INIT
|
|
Q0_PMA_LANE0_DES_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln0_des_test_bus INIT
|
|
Q0_PMA_LANE0_SER_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_ser_clk_ctrl INIT
|
|
Q0_PMA_LANE0_SER_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_ser_ctrl INIT
|
|
Q0_PMA_LANE0_SER_DRV_BYP_LOCK 1 INIT_G5C pciess_pma_ln0_ser_drv_byp INIT
|
|
Q0_PMA_LANE0_SER_DRV_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_ser_drv_ctrl INIT
|
|
Q0_PMA_LANE0_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C pciess_pma_ln0_ser_drv_ctrl_sel INIT
|
|
Q0_PMA_LANE0_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_ser_drv_data_ctrl INIT
|
|
Q0_PMA_LANE0_SER_RXDET_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_ser_rxdet_ctrl INIT
|
|
Q0_PMA_LANE0_SER_TERM_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_ser_term_ctrl INIT
|
|
Q0_PMA_LANE0_SER_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln0_ser_test_bus INIT
|
|
Q0_PMA_LANE0_SERDES_RTL_CTRL_LOCK 1 INIT_G5C pciess_pma_ln0_serdes_rtl_ctrl INIT
|
|
Q0_PMA_LANE0_SOFT_RESET_LOCK 1 INIT_G5C pciess_pma_ln0_soft_reset INIT
|
|
Q0_PMA_LANE1_DES_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_des_clk_ctrl INIT
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|
Q0_PMA_LANE1_DES_DFE_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln1_des_dfe_ctrl_2 INIT
|
|
Q0_PMA_LANE1_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C pciess_pma_ln1_des_dfeem_ctrl_3 INIT
|
|
Q0_PMA_LANE1_DES_EM_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln1_des_em_ctrl_2 INIT
|
|
Q0_PMA_LANE1_DES_IN_TERM_LOCK 1 INIT_G5C pciess_pma_ln1_des_in_term INIT
|
|
Q0_PMA_LANE1_DES_PKDET_LOCK 1 INIT_G5C pciess_pma_ln1_des_pkdet INIT
|
|
Q0_PMA_LANE1_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_des_rtl_lock_ctrl INIT
|
|
Q0_PMA_LANE1_DES_RXPLL_DIV_LOCK 1 INIT_G5C pciess_pma_ln1_des_rxpll_div INIT
|
|
Q0_PMA_LANE1_DES_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln1_des_test_bus INIT
|
|
Q0_PMA_LANE1_SER_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_ser_clk_ctrl INIT
|
|
Q0_PMA_LANE1_SER_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_ser_ctrl INIT
|
|
Q0_PMA_LANE1_SER_DRV_BYP_LOCK 1 INIT_G5C pciess_pma_ln1_ser_drv_byp INIT
|
|
Q0_PMA_LANE1_SER_DRV_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_ser_drv_ctrl INIT
|
|
Q0_PMA_LANE1_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C pciess_pma_ln1_ser_drv_ctrl_sel INIT
|
|
Q0_PMA_LANE1_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_ser_drv_data_ctrl INIT
|
|
Q0_PMA_LANE1_SER_RXDET_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_ser_rxdet_ctrl INIT
|
|
Q0_PMA_LANE1_SER_TERM_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_ser_term_ctrl INIT
|
|
Q0_PMA_LANE1_SER_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln1_ser_test_bus INIT
|
|
Q0_PMA_LANE1_SERDES_RTL_CTRL_LOCK 1 INIT_G5C pciess_pma_ln1_serdes_rtl_ctrl INIT
|
|
Q0_PMA_LANE1_SOFT_RESET_LOCK 1 INIT_G5C pciess_pma_ln1_soft_reset INIT
|
|
Q0_PMA_LANE2_DES_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_des_clk_ctrl INIT
|
|
Q0_PMA_LANE2_DES_DFE_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln2_des_dfe_ctrl_2 INIT
|
|
Q0_PMA_LANE2_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C pciess_pma_ln2_des_dfeem_ctrl_3 INIT
|
|
Q0_PMA_LANE2_DES_EM_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln2_des_em_ctrl_2 INIT
|
|
Q0_PMA_LANE2_DES_IN_TERM_LOCK 1 INIT_G5C pciess_pma_ln2_des_in_term INIT
|
|
Q0_PMA_LANE2_DES_PKDET_LOCK 1 INIT_G5C pciess_pma_ln2_des_pkdet INIT
|
|
Q0_PMA_LANE2_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_des_rtl_lock_ctrl INIT
|
|
Q0_PMA_LANE2_DES_RXPLL_DIV_LOCK 1 INIT_G5C pciess_pma_ln2_des_rxpll_div INIT
|
|
Q0_PMA_LANE2_DES_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln2_des_test_bus INIT
|
|
Q0_PMA_LANE2_SER_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_ser_clk_ctrl INIT
|
|
Q0_PMA_LANE2_SER_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_ser_ctrl INIT
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|
Q0_PMA_LANE2_SER_DRV_BYP_LOCK 1 INIT_G5C pciess_pma_ln2_ser_drv_byp INIT
|
|
Q0_PMA_LANE2_SER_DRV_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_ser_drv_ctrl INIT
|
|
Q0_PMA_LANE2_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C pciess_pma_ln2_ser_drv_ctrl_sel INIT
|
|
Q0_PMA_LANE2_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_ser_drv_data_ctrl INIT
|
|
Q0_PMA_LANE2_SER_RXDET_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_ser_rxdet_ctrl INIT
|
|
Q0_PMA_LANE2_SER_TERM_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_ser_term_ctrl INIT
|
|
Q0_PMA_LANE2_SER_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln2_ser_test_bus INIT
|
|
Q0_PMA_LANE2_SERDES_RTL_CTRL_LOCK 1 INIT_G5C pciess_pma_ln2_serdes_rtl_ctrl INIT
|
|
Q0_PMA_LANE2_SOFT_RESET_LOCK 1 INIT_G5C pciess_pma_ln2_soft_reset INIT
|
|
Q0_PMA_LANE3_DES_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_des_clk_ctrl INIT
|
|
Q0_PMA_LANE3_DES_DFE_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln3_des_dfe_ctrl_2 INIT
|
|
Q0_PMA_LANE3_DES_DFEEM_CTRL_3_LOCK 1 INIT_G5C pciess_pma_ln3_des_dfeem_ctrl_3 INIT
|
|
Q0_PMA_LANE3_DES_EM_CTRL_2_LOCK 1 INIT_G5C pciess_pma_ln3_des_em_ctrl_2 INIT
|
|
Q0_PMA_LANE3_DES_IN_TERM_LOCK 1 INIT_G5C pciess_pma_ln3_des_in_term INIT
|
|
Q0_PMA_LANE3_DES_PKDET_LOCK 1 INIT_G5C pciess_pma_ln3_des_pkdet INIT
|
|
Q0_PMA_LANE3_DES_RTL_LOCK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_des_rtl_lock_ctrl INIT
|
|
Q0_PMA_LANE3_DES_RXPLL_DIV_LOCK 1 INIT_G5C pciess_pma_ln3_des_rxpll_div INIT
|
|
Q0_PMA_LANE3_DES_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln3_des_test_bus INIT
|
|
Q0_PMA_LANE3_SER_CLK_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_ser_clk_ctrl INIT
|
|
Q0_PMA_LANE3_SER_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_ser_ctrl INIT
|
|
Q0_PMA_LANE3_SER_DRV_BYP_LOCK 1 INIT_G5C pciess_pma_ln3_ser_drv_byp INIT
|
|
Q0_PMA_LANE3_SER_DRV_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_ser_drv_ctrl INIT
|
|
Q0_PMA_LANE3_SER_DRV_CTRL_SEL_LOCK 1 INIT_G5C pciess_pma_ln3_ser_drv_ctrl_sel INIT
|
|
Q0_PMA_LANE3_SER_DRV_DATA_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_ser_drv_data_ctrl INIT
|
|
Q0_PMA_LANE3_SER_RXDET_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_ser_rxdet_ctrl INIT
|
|
Q0_PMA_LANE3_SER_TERM_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_ser_term_ctrl INIT
|
|
Q0_PMA_LANE3_SER_TEST_BUS_LOCK 1 INIT_G5C pciess_pma_ln3_ser_test_bus INIT
|
|
Q0_PMA_LANE3_SERDES_RTL_CTRL_LOCK 1 INIT_G5C pciess_pma_ln3_serdes_rtl_ctrl INIT
|
|
Q0_PMA_LANE3_SOFT_RESET_LOCK 1 INIT_G5C pciess_pma_ln3_soft_reset INIT
|
|
LANECTRL_S_0_LOCK 1 LANECTRL_S_0 RESERVED_0 LANECTRL
|
|
LANECTRL_S_1_LOCK 1 LANECTRL_S_1 RESERVED_0 LANECTRL
|
|
LANECTRL_S_2_LOCK 1 LANECTRL_S_2 RESERVED_0 LANECTRL
|
|
LANECTRL_S_3_LOCK 1 LANECTRL_S_3 RESERVED_0 LANECTRL
|
|
LANECTRL_S_4_LOCK 1 LANECTRL_S_4 RESERVED_0 LANECTRL
|
|
LANECTRL_S_5_LOCK 1 LANECTRL_S_5 RESERVED_0 LANECTRL
|
|
LANECTRL_S_6_LOCK 1 LANECTRL_S_6 RESERVED_0 LANECTRL
|
|
LANECTRL_S_7_LOCK 1 LANECTRL_S_7 RESERVED_0 LANECTRL
|
|
LANECTRL_S_8_LOCK 1 LANECTRL_S_8 RESERVED_0 LANECTRL
|
|
LANECTRL_S_9_LOCK 1 LANECTRL_S_9 RESERVED_0 LANECTRL
|
|
LANECTRL_S_10_LOCK 1 LANECTRL_S_10 RESERVED_0 LANECTRL
|
|
LANECTRL_S_11_LOCK 1 LANECTRL_S_11 RESERVED_0 LANECTRL
|
|
LANECTRL_S_12_LOCK 1 LANECTRL_S_12 RESERVED_0 LANECTRL
|
|
LANECTRL_S_13_LOCK 1 LANECTRL_S_13 RESERVED_0 LANECTRL
|
|
ICBMUXINGPC_SW_0_LOCK 1 ICBMUXINGPC_SW_0 DYNEN ICBMUXING
|
|
ICBMUXINGPC_SE_0_LOCK 1 ICBMUXINGPC_SE_0 DYNEN ICBMUXING
|
|
PLL_SW_0_LOCK 1 PLL_SW_0 DRI_EN PLL
|
|
PLL_SW_1_LOCK 1 PLL_SW_1 DRI_EN PLL
|
|
DLL_SW_0_LOCK 1 DLL_SW_0 DRI_EN DLL
|
|
DLL_SW_1_LOCK 1 DLL_SW_1 DRI_EN DLL
|
|
CRNCOMMON_SW_LOCK 1 CRNCOMMON_SW PC_DYN_EN CRNCOMMON
|
|
VREFBANKDYNPC_SW_H_LOCK 1 VREFBANKDYNPC_SW_H PC_DYNEN VREFBANKDYN
|
|
PLL_SE_0_LOCK 1 PLL_SE_0 DRI_EN PLL
|
|
PLL_SE_1_LOCK 1 PLL_SE_1 DRI_EN PLL
|
|
DLL_SE_0_LOCK 1 DLL_SE_0 DRI_EN DLL
|
|
DLL_SE_1_LOCK 1 DLL_SE_1 DRI_EN DLL
|
|
CRNCOMMON_SE_LOCK 1 CRNCOMMON_SE PC_DYN_EN CRNCOMMON
|
|
LANECTRL_W_0_LOCK 0 LANECTRL_W_0 RESERVED_0 LANECTRL
|
|
LANECTRL_W_1_LOCK 1 LANECTRL_W_1 RESERVED_0 LANECTRL
|
|
LANECTRL_W_2_LOCK 1 LANECTRL_W_2 RESERVED_0 LANECTRL
|
|
LANECTRL_W_3_LOCK 1 LANECTRL_W_3 RESERVED_0 LANECTRL
|
|
ICBMUXINGPC_W_0_LOCK 1 ICBMUXINGPC_W_0 DYNEN ICBMUXING
|
|
ICBMUXINGPC_E_0_LOCK 1 ICBMUXINGPC_E_0 DYNEN ICBMUXING
|
|
LANECTRL_W_4_LOCK 1 LANECTRL_W_4 RESERVED_0 LANECTRL
|
|
LANECTRL_W_5_LOCK 0 LANECTRL_W_5 RESERVED_0 LANECTRL
|
|
LANECTRL_W_6_LOCK 1 LANECTRL_W_6 RESERVED_0 LANECTRL
|
|
LANECTRL_W_7_LOCK 1 LANECTRL_W_7 RESERVED_0 LANECTRL
|
|
LANECTRL_W_8_LOCK 1 LANECTRL_W_8 RESERVED_0 LANECTRL
|
|
LANECTRL_W_9_LOCK 1 LANECTRL_W_9 RESERVED_0 LANECTRL
|
|
LANECTRL_W_10_LOCK 1 LANECTRL_W_10 RESERVED_0 LANECTRL
|
|
LANECTRL_W_11_LOCK 1 LANECTRL_W_11 RESERVED_0 LANECTRL
|
|
PLL_NW_0_LOCK 1 PLL_NW_0 DRI_EN PLL
|
|
PLL_NW_1_LOCK 1 PLL_NW_1 DRI_EN PLL
|
|
DLL_NW_0_LOCK 1 DLL_NW_0 DRI_EN DLL
|
|
DLL_NW_1_LOCK 1 DLL_NW_1 DRI_EN DLL
|
|
CRNCOMMON_NW_LOCK 1 CRNCOMMON_NW PC_DYN_EN CRNCOMMON
|
|
VREFBANKDYNPC_NW_V_LOCK 1 VREFBANKDYNPC_NW_V PC_DYNEN VREFBANKDYN
|
|
PLL_NE_0_LOCK 1 PLL_NE_0 DRI_EN PLL
|
|
PLL_NE_1_LOCK 1 PLL_NE_1 DRI_EN PLL
|
|
DLL_NE_0_LOCK 1 DLL_NE_0 DRI_EN DLL
|
|
DLL_NE_1_LOCK 1 DLL_NE_1 DRI_EN DLL
|
|
CRNCOMMON_NE_LOCK 1 CRNCOMMON_NE PC_DYN_EN CRNCOMMON
|
|
VREFBANKDYNPC_NE_H_LOCK 1 VREFBANKDYNPC_NE_H PC_DYNEN VREFBANKDYN
|
|
LANECTRL_N_0_LOCK 1 LANECTRL_N_0 RESERVED_0 LANECTRL
|
|
LANECTRL_N_1_LOCK 1 LANECTRL_N_1 RESERVED_0 LANECTRL
|
|
LANECTRL_N_2_LOCK 1 LANECTRL_N_2 RESERVED_0 LANECTRL
|
|
LANECTRL_N_3_LOCK 1 LANECTRL_N_3 RESERVED_0 LANECTRL
|
|
LANECTRL_N_4_LOCK 1 LANECTRL_N_4 RESERVED_0 LANECTRL
|
|
LANECTRL_N_5_LOCK 1 LANECTRL_N_5 RESERVED_0 LANECTRL
|
|
LANECTRL_N_6_LOCK 1 LANECTRL_N_6 RESERVED_0 LANECTRL
|
|
LANECTRL_N_7_LOCK 1 LANECTRL_N_7 RESERVED_0 LANECTRL
|
|
LANECTRL_N_8_LOCK 1 LANECTRL_N_8 RESERVED_0 LANECTRL
|
|
LANECTRL_N_9_LOCK 1 LANECTRL_N_9 RESERVED_0 LANECTRL
|
|
LANECTRL_N_10_LOCK 1 LANECTRL_N_10 RESERVED_0 LANECTRL
|
|
LANECTRL_N_11_LOCK 1 LANECTRL_N_11 RESERVED_0 LANECTRL
|
|
LANECTRL_N_12_LOCK 1 LANECTRL_N_12 RESERVED_0 LANECTRL
|
|
LANECTRL_N_13_LOCK 1 LANECTRL_N_13 RESERVED_0 LANECTRL
|
|
LANECTRL_N_14_LOCK 1 LANECTRL_N_14 RESERVED_0 LANECTRL
|
|
LANECTRL_N_15_LOCK 1 LANECTRL_N_15 RESERVED_0 LANECTRL
|
|
LANECTRL_N_16_LOCK 1 LANECTRL_N_16 RESERVED_0 LANECTRL
|
|
ICBMUXINGPC_NW_0_LOCK 1 ICBMUXINGPC_NW_0 DYNEN ICBMUXING
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ICBMUXINGPC_NE_0_LOCK 1 ICBMUXINGPC_NE_0 DYNEN ICBMUXING
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|
END.
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